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    Systems and methods for recovered data stitching
    1.
    发明授权
    Systems and methods for recovered data stitching 有权
    恢复数据拼接的系统和方法

    公开(公告)号：US09400797B2

    公开(公告)日：2016-07-26

    申请号：US14047319

    申请日：2013-10-07

    申请人： LSI Corporation

    发明人： Shaohua Yang ,  Xuebin Wu ,  Shu Li

    IPC分类号： G06F11/00 ,  H03M13/00 ,  G06F17/30 ,  G06F11/08 ,  G06F11/10 ,  G11B20/10 ,  G11B20/18

    CPC分类号： G06F17/30135 ,  G06F11/085 ,  G06F11/1076 ,  G11B20/10009 ,  G11B20/10268 ,  G11B20/18 ,  G11B20/1866

    摘要： Systems and method relating generally to data processing, and more particularly to systems and methods for combining recovered portions of a data set. In one particular case, a system is disclosed that includes a stitching circuit and a data recovery circuit. The stitching circuit is operable to: receive a data set including at least a first fragment and a second fragment; replicate data from at least one of the first fragment and the second fragment as stitching values; and aggregate the first fragment with the second fragment with the stitching values between the first fragment and the second fragment to yield a combined data set. The data recovery circuit is operable to process the combined data set to yield an original data set.

    摘要翻译： 一般涉及数据处理的系统和方法，更具体地涉及用于组合数据集的恢复部分的系统和方法。 在一个特定情况下，公开了一种包括缝合电路和数据恢复电路的系统。 缝合电路可操作以：接收包括至少第一片段和第二片段的数据集; 将来自第一片段和第二片段中的至少一个的数据复制为拼接值; 并且将具有第二片段的第一片段与第一片段和第二片段之间的缝合值聚合以产生组合数据集。 数据恢复电路可操作以处理组合数据集以产生原始数据集。

    Low Density Parity Check Decoder With Relative Indexing
    2.
    发明申请
    Low Density Parity Check Decoder With Relative Indexing 审中-公开
    具有相对索引的低密度奇偶校验解码器

    公开(公告)号：US20160020783A1

    公开(公告)日：2016-01-21

    申请号：US14334125

    申请日：2014-07-17

    申请人： LSI Corporation

    发明人： Shaohua Yang ,  Shu Li ,  Dan Liu ,  Qi Zuo

    IPC分类号： H03M13/11 ,  G11B20/10 ,  G11B20/18

    CPC分类号： H03M13/114 ,  G11B20/1833 ,  G11B2020/185 ,  H03M13/1108 ,  H03M13/1122 ,  H03M13/116 ,  H03M13/451 ,  H03M13/458 ,  H03M13/6325 ,  H03M13/6577 ,  H03M13/658

    摘要： An apparatus for low density parity check decoding includes a variable node processor and a check node processor. The variable node processor is operable to generate variable node to check node messages and to update variable node values based on check node to variable node messages. The check node processor is operable to generate the check node to variable node messages based on the variable node to check node messages. The variable node processor and the check node processor comprise a quasi-cyclic decoder with relative indexes that refer to non-zero circulants.

    摘要翻译： 用于低密度奇偶校验解码的装置包括可变节点处理器和校验节点处理器。 可变节点处理器可操作以生成可变节点以检查节点消息，并且基于校验节点将可变节点值更新到可变节点消息。 校验节点处理器可操作以基于变量节点向可变节点消息生成校验节点，以校验节点消息。 可变节点处理器和校验节点处理器包括具有参考非零循环的相对索引的准循环解码器。

    Systems and methods for skip layer data decoding
    3.
    发明授权
    Systems and methods for skip layer data decoding 有权
    跳过层数据解码的系统和方法

    公开(公告)号：US09214959B2

    公开(公告)日：2015-12-15

    申请号：US13770008

    申请日：2013-02-19

    申请人： LSI Corporation

    发明人： Shaohua Yang ,  Fan Zhang ,  Chung-Li Wang ,  Shu Li

    IPC分类号： H03M13/00 ,  H03M13/11 ,  G11B20/18

    CPC分类号： H03M13/1122 ,  G11B20/1833 ,  H03M13/1128 ,  H03M13/114 ,  H03M13/1142 ,  H03M13/6331 ,  H03M13/6343 ,  H03M13/658

    摘要： The present inventions are related to systems and methods for data processing, and more particularly to systems and methods for performing data decoding including skipping one or more codeword blocks in the data decoding process. In one embodiment a data processing system includes a skip control circuit operable to skip re-application of a data decode algorithm to a portion of a codeword where at least the number of unsatisfied checks for the portion is zero.

    摘要翻译： 本发明涉及用于数据处理的系统和方法，更具体地涉及用于执行数据解码的系统和方法，包括在数据解码过程中跳过一个或多个码字块。 在一个实施例中，数据处理系统包括跳过控制电路，该跳过控制电路可操作以跳过将数据解码算法重新应用于代码字的至少部分的不满足检查数为零的部分。

    Min-sum based hybrid non-binary low density parity check decoder
    4.
    发明授权
    Min-sum based hybrid non-binary low density parity check decoder 有权
    基于最小和混合非二进制低密度奇偶校验解码器

    公开(公告)号：US09048874B2

    公开(公告)日：2015-06-02

    申请号：US13886103

    申请日：2013-05-02

    申请人： LSI Corporation

    发明人： Chung-Li Wang ,  Zongwang Li ,  Shu Li ,  Fan Zhang ,  Shaohua Yang

    IPC分类号： H03M13/00 ,  H03M13/13 ,  H03M13/11

    CPC分类号： H03M13/13 ,  H03M13/1122 ,  H03M13/1125 ,  H03M13/1171 ,  H03M13/6583

    摘要： An apparatus for decoding data includes a variable node processor, a check node processor, and a field transformation circuit. The variable node processor is operable to generate variable node to check node messages and to calculate perceived values based on check node to variable node messages. The check node processor is operable to generate the check node to variable node messages and to calculate checksums based on variable node to check node messages. The variable node processor and the check node processor comprise different Galois fields. The field transformation circuit is operable to transform the variable node to check node messages from a first of the different Galois fields to a second of the Galois fields.

    摘要翻译： 用于解码数据的装置包括可变节点处理器，校验节点处理器和场变换电路。 可变节点处理器可操作以生成变量节点以检查节点消息，并且基于校验节点到可变节点消息来计算感知值。 校验节点处理器可用于将校验节点生成到可变节点消息，并且基于变量节点来计算校验和以检查节点消息。 可变节点处理器和校验节点处理器包括不同的伽罗瓦域。 场变换电路可操作以将变量节点变换为将来自不同伽罗瓦域中的第一个的节点消息校验到伽罗瓦域中的第二个。

    Low Density Parity Check Decoder With Dynamic Scaling
    9.
    发明申请
    Low Density Parity Check Decoder With Dynamic Scaling 有权
    低密度奇偶校验解码器与动态缩放

    公开(公告)号：US20140173385A1

    公开(公告)日：2014-06-19

    申请号：US13777841

    申请日：2013-02-26

    申请人： LSI CORPORATION

    发明人： Shu Li ,  Zongwang Li ,  Shaohua Yang ,  Chung-Li Wang ,  Fan Zhang

    IPC分类号： H03M13/13 ,  G11B20/18

    CPC分类号： H03M13/1117 ,  G11B20/1833 ,  G11B2020/185 ,  H03M13/1111 ,  H03M13/1171 ,  H03M13/27 ,  H03M13/6331 ,  H03M13/658

    摘要： A data processing system is disclosed including a low density parity check decoder with a variable node processor, a check node processor and a scaler circuit. The low density parity check decoder is operable to scale soft information with a scaling factor in the scaler circuit while iteratively generating and processing check node to variable node messages in the variable node processor and variable node to check node messages in the check node processor between a plurality of check nodes and variable nodes. The scaling factor is derived from a distribution of possible values in an input to the low density parity check decoder.

    摘要翻译： 公开了一种数据处理系统，包括具有可变节点处理器的低密度奇偶校验解码器，校验节点处理器和缩放器电路。 低密度奇偶校验解码器可用于在缩放器电路中缩放具有缩放因子的软信息，同时在可变节点处理器和变量节点中对可变节点消息进行迭代生成并处理校验节点，以校验校验节点处理器中的节点消息 多个检查节点和可变节点。 缩放因子是从低密度奇偶校验解码器的输入中的可能值的分布导出的。

    Systems and methods for data processing using global iteration result reuse
    10.
    发明授权
    Systems and methods for data processing using global iteration result reuse 有权
    使用全局迭代结果重用的数据处理系统和方法

    公开(公告)号：US09274889B2

    公开(公告)日：2016-03-01

    申请号：US13912059

    申请日：2013-06-06

    申请人： LSI Corporation

    发明人： Fan Zhang ,  Shu Li ,  Jun Xiao ,  Kaitlyn T. Nguyen

    IPC分类号： G06F11/10 ,  H03M13/11 ,  H03M13/27 ,  H03M13/00 ,  H03M13/29

    CPC分类号： G06F11/1076 ,  H03M13/1111 ,  H03M13/27 ,  H03M13/2948 ,  H03M13/2957 ,  H03M13/6331 ,  H03M13/658 ,  H03M13/6583 ,  H04L2201/06

    摘要： The present inventions are related to systems and methods for data processing, and more particularly to systems and methods for use of a detector output by a data decoder. As an example, a data processing system is discussed that includes a data detector circuit operable to provide a first detector output and a second detector output, and a combining circuit operable to combine a first input derived from the first detector output with a second input derived from the second detector output to yield a combined detector output. The combined detector output includes a unified data set element generated by combining an element of the first input with a corresponding element of the second input.

    摘要翻译： 本发明涉及用于数据处理的系统和方法，更具体地涉及用于由数据解码器输出的检测器的系统和方法。 作为示例，讨论了包括可操作以提供第一检测器输出和第二检测器输出的数据检测器电路的数据处理系统，以及组合电路，其可操作以将从第一检测器输出导出的第一输入与导出的第二输入 从第二检测器输出产生组合的检测器输出。 组合的检测器输出包括通过将第一输入的元素与第二输入的相应元素组合而产生的统一数据集元素。