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    WAFER FILL PATTERNS AND USES
    2.
    发明申请
    WAFER FILL PATTERNS AND USES 有权
    WAFER FILL PATTERNS和用途

    公开(公告)号：US20120126294A1

    公开(公告)日：2012-05-24

    申请号：US12949148

    申请日：2010-11-18

    申请人： Martin Burkhardt ,  Matthew E. Colburn ,  Allen H. Gabor ,  Oleg Gluschenkov ,  Scott D. Halle ,  Howard S. Landis ,  Helen Wang

    发明人： Martin Burkhardt ,  Matthew E. Colburn ,  Allen H. Gabor ,  Oleg Gluschenkov ,  Scott D. Halle ,  Howard S. Landis ,  Helen Wang

    IPC分类号： H01L29/78 ,  H01L21/28 ,  H01L29/06 ,  H01L21/302

    CPC分类号： H01L29/78 ,  H01L21/28123 ,  H01L21/32139 ,  H01L22/12 ,  H01L22/26

    摘要： A method of forming a semiconductor device having a substrate, an active region and an inactive region includes: forming a hardmask layer over the substrate; transferring a first pattern into the hardmask layer in the active region of the semiconductor device; forming one or more fills in the inactive region; forming a cut-away hole within, covering, or partially covering, the one or more fills to expose a portion of the hardmask layer, the exposed portion being within the one or more fills; and exposing the hardmask layer to an etchant to divide the first pattern into a second pattern including at least two separate elements.

    摘要翻译： 一种形成具有衬底，有源区和非活性区的半导体器件的方法包括：在衬底上形成硬掩模层; 将第一图案转移到半导体器件的有源区中的硬掩模层中; 在非活性区域中形成一个或多个填充物; 在所述一个或多个填充物内部，覆盖或部分地覆盖所述硬掩模层的一部分以暴露所述硬掩模层的一部分内的切除孔，所述暴露部分在所述一个或多个填充物内; 以及将所述硬掩模层暴露于蚀刻剂以将所述第一图案划分成包括至少两个分离元件的第二图案。

    Line ends forming
    5.
    发明授权
    Line ends forming 有权
    线端成型

    公开(公告)号：US07993815B2

    公开(公告)日：2011-08-09

    申请号：US11853353

    申请日：2007-09-11

    申请人： Matthew E. Colburn ,  Allen H. Gabor ,  Scott D. Halle ,  Donald J. Samuels

    发明人： Matthew E. Colburn ,  Allen H. Gabor ,  Scott D. Halle ,  Donald J. Samuels

    IPC分类号： H01L21/8229

    CPC分类号： G11C11/412 ,  H01L27/0207 ,  H01L27/105 ,  H01L27/1052 ,  H01L27/11 ,  H01L27/115

    摘要： Methods of forming line ends and a related memory cell including the line ends are disclosed. In one embodiment, the method includes forming a first device element and a second device element separated from the first device element by a space; and forming a first line extending from the first device element, the first line including a bulbous line end over the space and distanced from the first device element, and a second line extending from the second device element, the second line including a bulbous line end over the space and distanced from the second device element.

    摘要翻译： 公开了形成线端的方法和包括线端的相关存储单元。 在一个实施例中，该方法包括通过空间形成与第一器件元件分离的第一器件元件和第二器件元件; 以及形成从所述第一装置元件延伸的第一线，所述第一线包括在所述空间上并与所述第一装置元件间隔开的球形线端，以及从所述第二装置元件延伸的第二线，所述第二线包括球根线端 并且与第二设备元件分开。

    LINE ENDS FORMING
    6.
    发明申请
    LINE ENDS FORMING 有权
    线端形成

    公开(公告)号：US20090068837A1

    公开(公告)日：2009-03-12

    申请号：US11853353

    申请日：2007-09-11

    申请人： Matthew E. Colburn ,  Allen H. Gabor ,  Scott D. Halle ,  Donald J. Samuels

    发明人： Matthew E. Colburn ,  Allen H. Gabor ,  Scott D. Halle ,  Donald J. Samuels

    IPC分类号： H01L21/44

    CPC分类号： G11C11/412 ,  H01L27/0207 ,  H01L27/105 ,  H01L27/1052 ,  H01L27/11 ,  H01L27/115

    摘要： Methods of forming line ends and a related memory cell including the line ends are disclosed. In one embodiment, the method includes forming a first device element and a second device element separated from the first device element by a space; and forming a first line extending from the first device element, the first line including a bulbous line end over the space and distanced from the first device element, and a second line extending from the second device element, the second line including a bulbous line end over the space and distanced from the second device element.

    摘要翻译： 公开了形成线端的方法和包括线端的相关存储单元。 在一个实施例中，该方法包括通过空间形成与第一器件元件分离的第一器件元件和第二器件元件; 以及形成从所述第一装置元件延伸的第一线，所述第一线包括在所述空间上并与所述第一装置元件间隔开的球形线端，以及从所述第二装置元件延伸的第二线，所述第二线包括球根线端 并且与第二设备元件分开。

    MEMORY CELL
    7.
    发明申请
    MEMORY CELL 审中-公开
    记忆体

    公开(公告)号：US20090065956A1

    公开(公告)日：2009-03-12

    申请号：US11853358

    申请日：2007-09-11

    申请人： Matthew E. Colburn ,  Allen H. Gabor ,  Scott D. Halle ,  Donald J. Samuels

    发明人： Matthew E. Colburn ,  Allen H. Gabor ,  Scott D. Halle ,  Donald J. Samuels

    IPC分类号： H01L23/48

    CPC分类号： G11C5/063 ,  H01L27/0207 ,  H01L27/105 ,  H01L27/1052 ,  H01L27/11 ,  H01L27/115

    摘要： Methods of forming line ends and a related memory cell including the line ends are disclosed. In one embodiment, the memory cell includes fa first device having a first conductive line extending over a first active region and having a first line end of the first conductive line positioned over an isolation region adjacent to the first active region; and a second device having a second conductive line extending over one of a second active region and a contact element and having a second line end of the second conductive line positioned over the isolation region adjacent to the one of the second active region and the contact element, wherein the first line end and the second line end each include a bulbous end that is distanced from a respective active region or contact element.

    摘要翻译： 公开了形成线端的方法和包括线端的相关存储单元。 在一个实施例中，存储单元包括fa第一器件，其具有在第一有源区上延伸的第一导线，并且第一导线的第一线端位于与第一有源区相邻的隔离区上; 以及第二装置，具有延伸到第二有源区和接触元件之一上的第二导线，并且第二导线的第二线端位于与第二有源区和接触元件中的一个相邻的隔离区上方 ，其中所述第一线端和所述第二线端各自包括与相应的有源区域或接触元件间隔开的球状端。

    Gate patterning scheme with self aligned independent gate etch
    8.
    发明授权
    Gate patterning scheme with self aligned independent gate etch 失效
    具有自对准独立栅极蚀刻的栅极图案化方案

    公开(公告)号：US07749903B2

    公开(公告)日：2010-07-06

    申请号：US12027444

    申请日：2008-02-07

    申请人： Scott D. Halle ,  Matthew E. Colburn ,  Bruce B. Doris ,  Thomas W. Dyer

    发明人： Scott D. Halle ,  Matthew E. Colburn ,  Bruce B. Doris ,  Thomas W. Dyer

    IPC分类号： H01L21/44

    CPC分类号： H01L21/32139 ,  H01L21/266 ,  H01L21/28123 ,  H01L21/823828

    摘要： A method for self-aligned gate patterning is disclosed. Two masks are used to process adjacent semiconductor components, such as an nFET and pFET that are separated by a shallow trench isolation region. The mask materials are chosen to facilitate selective etching. The second mask is applied while the first mask is still present, thereby causing the second mask to self align to the first mask. This avoids the undesirable formation of a stringer over the shallow trench isolation region, thereby improving the yield of a semiconductor manufacturing operation.

    摘要翻译： 公开了一种用于自对准栅极图案化的方法。 使用两个掩模来处理相邻的半导体部件，例如由浅沟槽隔离区分隔的nFET和pFET。 选择掩模材料以便于选择性蚀刻。 当第一掩模仍然存在时，施加第二掩模，从而使第二掩模与第一掩模自对准。 这避免了在浅沟槽隔离区域上不期望地形成纵梁，从而提高半导体制造操作的产量。

    GATE PATTERNING SCHEME WITH SELF ALIGNED INDEPENDENT GATE ETCH
    9.
    发明申请
    GATE PATTERNING SCHEME WITH SELF ALIGNED INDEPENDENT GATE ETCH 失效
    具有自对准独立门控阀的门控方案

    公开(公告)号：US20090203200A1

    公开(公告)日：2009-08-13

    申请号：US12027444

    申请日：2008-02-07

    申请人： Scott D. Halle ,  Matthew E. Colburn ,  Bruce B. Doris ,  Thomas W. Dyer

    发明人： Scott D. Halle ,  Matthew E. Colburn ,  Bruce B. Doris ,  Thomas W. Dyer

    IPC分类号： H01L21/027

    CPC分类号： H01L21/32139 ,  H01L21/266 ,  H01L21/28123 ,  H01L21/823828

    摘要： A method for self-aligned gate patterning is disclosed. Two masks are used to process adjacent semiconductor components, such as an nFET and pFET that are separated by a shallow trench isolation region. The mask materials are chosen to facilitate selective etching. The second mask is applied while the first mask is still present, thereby causing the second mask to self align to the first mask. This avoids the undesirable formation of a stringer over the shallow trench isolation region, thereby improving the yield of a semiconductor manufacturing operation.

    摘要翻译： 公开了一种用于自对准栅极图案化的方法。 使用两个掩模来处理相邻的半导体部件，例如由浅沟槽隔离区分隔的nFET和pFET。 选择掩模材料以便于选择性蚀刻。 当第一掩模仍然存在时，施加第二掩模，从而使第二掩模与第一掩模自对准。 这避免了在浅沟槽隔离区域上不期望地形成纵梁，从而提高半导体制造操作的产量。

    Process of Multiple Exposures With Spin Castable Films
    10.
    发明申请
    Process of Multiple Exposures With Spin Castable Films 有权
    多次曝光与旋涂膜的工艺

    公开(公告)号：US20120214311A1

    公开(公告)日：2012-08-23

    申请号：US13449741

    申请日：2012-04-18

    申请人： Martin Burkhardt ,  Sean D. Burns ,  Matthew E. Colburn

    发明人： Martin Burkhardt ,  Sean D. Burns ,  Matthew E. Colburn

    IPC分类号： H01L21/311

    CPC分类号： H01L21/0274 ,  H01L21/0334 ,  H01L21/0337 ,  H01L21/31144 ,  H01L21/32139 ,  H01L21/76811 ,  H01L21/76816 ,  H01L2221/1021

    摘要： Methods of multiple exposure in the fields of deep ultraviolet photolithography, next generation lithography, and semiconductor fabrication comprise a spin-castable methodology for enabling multiple patterning by completing a standard lithography process for the first exposure, followed by spin casting an etch selective overcoat layer, applying a second photoresist, and subsequent lithography. Utilizing the etch selectivity of each layer, provides a cost-effective, high resolution patterning technique. The invention comprises a number of double or multiple patterning techniques, some aimed at achieving resolution benefits, as well as others that achieve cost savings, or both resolution and cost savings. These techniques include, but are not limited to, pitch splitting techniques, pattern decomposition techniques, and dual damascene structures.

    摘要翻译： 在深紫外光刻，下一代光刻和半导体制造领域中多次曝光的方法包括通过完成用于第一次曝光的标准光刻工艺，随后旋转铸造蚀刻选择性外涂层，实现多重图案化的可旋转铸造方法， 施加第二光刻胶和随后的光刻。 利用各层的蚀刻选择性，提供了经济有效的高分辨率图案化技术。 本发明包括一些双重或多重图案化技术，一些旨在实现分辨率优点的技术，以及其他实现成本节约或者分辨率和成本节省的技术。 这些技术包括但不限于音调分割技术，图案分解技术和双镶嵌结构。