公开(公告)号：US08697339B2

公开(公告)日：2014-04-15

申请号：US13081377

申请日：2011-04-06

申请人： Haoren Zhuang ,  Chong Kwang Chang ,  Alois Gutmann ,  Jingyu Lian ,  Matthias Lipinski ,  Len Yuan Tsou ,  Helen Wang

发明人： Haoren Zhuang ,  Chong Kwang Chang ,  Alois Gutmann ,  Jingyu Lian ,  Matthias Lipinski ,  Len Yuan Tsou ,  Helen Wang

IPC分类号： G03F7/20

CPC分类号： H01L21/32139 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/84

摘要： Methods for manufacturing semiconductor devices are disclosed. One preferred embodiment is a method of processing a semiconductor device. The method includes providing a workpiece having a material layer to be patterned disposed thereon. A masking material is formed over the material layer of the workpiece. The masking material includes a lower portion and an upper portion disposed over the lower portion. The upper portion of the masking material is patterned with a first pattern. A polymer material is disposed over the masking material. The masking material and the polymer layer are used to pattern the material layer of the workpiece.

摘要翻译： 公开了制造半导体器件的方法。 一个优选实施例是一种处理半导体器件的方法。 该方法包括提供具有设置在其上的待图案化材料层的工件。 在工件的材料层上形成掩模材料。 掩模材料包括下部和设置在下部上的上部。 用第一图案对掩模材料的上部进行图案化。 聚合物材料设置在掩蔽材料上方。 掩模材料和聚合物层用于对工件的材料层进行图案化。

公开(公告)号：US08219938B2

公开(公告)日：2012-07-10

申请号：US12580347

申请日：2009-10-16

申请人： Hyung-Rae Lee ,  Dong hee Yu ,  Len Y. Tsou ,  Haoren Zhuang

发明人： Hyung-Rae Lee ,  Dong hee Yu ,  Len Y. Tsou ,  Haoren Zhuang

IPC分类号： G06F17/50

CPC分类号： G03F1/00 ,  G03F7/70558

摘要： A method and apparatus are provided for adapting a semiconductor inter-field dose correction map from a first photolithography mask to a second photolithography mask using the same manufacturing stack and reactive ion etching processes, the method including: obtaining a first dose correction map for the first photolithography mask as a function of first chip or die identities; determining a first transformation matrix from the first chip or die identities of the first photolithography mask into an orthogonal coordinate system; determining a second transformation matrix from second chip or die identities of the second photolithography mask into the orthogonal coordinate system; and transforming the first dose correction map for the first photolithography mask into a second dose correction map for the second photolithography mask in correspondence with each of the first and second transformation matrices.

摘要翻译： 提供了一种方法和装置，用于使用相同的制造堆叠和反应离子蚀刻工艺，将半导体场间剂量校正图从第一光刻掩模适配到第二光刻掩模，该方法包括：获得第一光刻掩模的第一剂量校正图 光刻掩模作为第一芯片或芯片标识的函数; 将第一光刻掩模的第一芯片或裸片标识的第一变换矩阵确定为正交坐标系; 确定从所述第二光刻掩模的第二芯片或裸片标识到所述正交坐标系的第二变换矩阵; 以及将第一光刻掩模的第一剂量校正图转换成与第一和第二变换矩阵中的每一个对应的第二光刻掩模的第二剂量校正图。

公开(公告)号：US20110250530A1

公开(公告)日：2011-10-13

申请号：US13164139

申请日：2011-06-20

申请人： Matthias Lipinski ,  Alois Gutmann ,  Jingyu Lian ,  Chandrasekhar Sarma ,  Haoren Zhuang

发明人： Matthias Lipinski ,  Alois Gutmann ,  Jingyu Lian ,  Chandrasekhar Sarma ,  Haoren Zhuang

IPC分类号： G03F1/00 ,  G06F17/50

CPC分类号： H01L21/28123 ,  H01L21/32134 ,  H01L21/32137

摘要： Semiconductor devices and methods of manufacturing thereof are disclosed. A plurality of features is formed on a workpiece, the plurality of features being located in a first region and a second region of the workpiece. Features in the first region have a first lateral dimension, and features in the second region have a second lateral dimension, wherein the second lateral dimension is greater than the first lateral dimension. The first region is masked, and the second lateral dimension of features in the second region is reduced.

摘要翻译： 公开了半导体器件及其制造方法。 多个特征形成在工件上，多个特征位于工件的第一区域和第二区域中。 第一区域中的特征具有第一横向尺寸，并且第二区域中的特征具有第二横向尺寸，其中第二横向尺寸大于第一横向尺寸。 第一区域被掩蔽，并且第二区域中的特征的第二横向尺寸减小。

公开(公告)号：US20110031563A1

公开(公告)日：2011-02-10

申请号：US12910239

申请日：2010-10-22

申请人： Haoren Zhuang ,  Matthias Lipinski ,  Jingyu Lian ,  Chandrasekhar Sarma

发明人： Haoren Zhuang ,  Matthias Lipinski ,  Jingyu Lian ,  Chandrasekhar Sarma

IPC分类号： H01L29/49

CPC分类号： H01L29/4916 ,  H01L21/28035 ,  H01L29/78

摘要： Various illustrative embodiments of methods for manufacturing a semiconductor device are described. These methods may include, for example, forming a first polysilicon layer above a substrate, wherein the first polysilicon layer comprises a doped portion, and forming a second polysilicon layer over a surface of the first polysilicon layer. Also, various illustrative embodiments of semiconductor devices are described that may be manufactured such as by the various methods described herein.

摘要翻译： 描述用于制造半导体器件的方法的各种说明性实施例。 这些方法可以包括例如在衬底上形成第一多晶硅层，其中第一多晶硅层包括掺杂部分，并且在第一多晶硅层的表面上形成第二多晶硅层。 而且，描述了半导体器件的各种说明性实施例，其可以通过本文所述的各种方法来制造。

公开(公告)号：US20080076214A1

公开(公告)日：2008-03-27

申请号：US11526499

申请日：2006-09-25

申请人： Jin-Ping Han ,  Haoren Zhuang ,  Jiang Yan ,  Jingyu Lian ,  Manfred Eller

发明人： Jin-Ping Han ,  Haoren Zhuang ,  Jiang Yan ,  Jingyu Lian ,  Manfred Eller

IPC分类号： H01L21/8234 ,  H01L21/336

CPC分类号： H01L29/4983 ,  H01L21/28017 ,  H01L21/28123 ,  H01L21/28194 ,  H01L21/28273 ,  H01L21/28282 ,  H01L21/82385 ,  H01L29/42364 ,  H01L29/42368 ,  H01L29/51 ,  H01L29/513 ,  H01L29/517 ,  H01L29/66575 ,  H01L29/66636 ,  H01L29/78

摘要： A method of making a semiconductor device is disclosed. A device is fabricated on a semiconductor body. A gate electrode is disposed over the semiconductor body with a gate dielectric between the gate electrode and the semiconductor body, wherein the gate dielectric has a length greater than the gate electrode. A first source/drain region is disposed within the semiconductor body adjacent to the first edge of the gate with the gate dielectric at least partially overlapping the first source/drain region, and a second source/drain region is disposed within the semiconductor body adjacent to the first edge of the gate with the gate dielectric at least partially overlapping the second source/drain region.

摘要翻译： 公开了制造半导体器件的方法。 器件制造在半导体主体上。 栅电极设置在半导体本体上，在栅电极和半导体本体之间具有栅极电介质，其中栅极电介质具有大于栅电极的长度。 第一源极/漏极区域设置在与栅极的第一边缘相邻的半导体本体内，栅极电介质至少部分地与第一源极/漏极区域重叠，并且第二源极/漏极区域设置在与半导体本体相邻的第二源极/漏极区域内 具有栅极电介质的栅极的第一边缘至少部分地与第二源极/漏极区重叠。

公开(公告)号：US07045837B2

公开(公告)日：2006-05-16

申请号：US10356314

申请日：2003-01-31

申请人： Ulrich Egger ,  Haoren Zhuang ,  Yoshinoru Kumura ,  Kazuhiro Tomioka ,  Hiroyuki Kanaya

发明人： Ulrich Egger ,  Haoren Zhuang ,  Yoshinoru Kumura ,  Kazuhiro Tomioka ,  Hiroyuki Kanaya

IPC分类号： H01L29/76

CPC分类号： H01L28/65 ,  H01L21/32136 ,  H01L21/32139 ,  H01L28/55

摘要： The present invention provides a ferroelectric device relatively free of fences by using a hardmask having high etching selectivity relative to an underlying barrier layer. The present invention also includes a method for suppressing the fences clinging to the sidewalls of ferroelectric devices. Additionally, the present invention provides a ferroelectric device having a hardmask relatively thin compared to an underlying barrier layer when compared to prior art devices.

摘要翻译： 本发明通过使用相对于下层阻挡层具有高蚀刻选择性的硬掩模来提供相对不含栅栏的铁电体元件。 本发明还包括一种用于抑制附着在铁电体器件的侧壁上的栅栏的方法。 此外，与现有技术的装置相比，本发明提供一种具有与下层阻挡层相比较薄的硬掩模的铁电体装置。

公开(公告)号：US07042705B2

公开(公告)日：2006-05-09

申请号：US10356690

申请日：2003-01-30

申请人： Haoren Zhuang ,  Ulrich Egger ,  Kazuhiro Tomioka ,  Jingyu Lian ,  Nicolas Nagel ,  Andreas Hilliger ,  Gerhard Beitel

发明人： Haoren Zhuang ,  Ulrich Egger ,  Kazuhiro Tomioka ,  Jingyu Lian ,  Nicolas Nagel ,  Andreas Hilliger ,  Gerhard Beitel

IPC分类号： H01G4/10

CPC分类号： H01L28/55 ,  H01L21/31116 ,  H01L28/57

摘要： The present invention provides a sidewall oxygen diffusion barrier and a method for fabricating the sidewall oxygen diffusion barrier that reduces the diffusion of oxygen into contact plugs during a CW hole reactive ion etch of a ferroelectric capacitor of an FeRAM device. In one embodiment the sidewall barrier is formed from a substrate fence. In another embodiment, the sidewall barrier is formed by etching back an oxygen barrier.

摘要翻译： 本发明提供一种侧壁氧扩散阻挡层和制造侧壁氧扩散阻挡层的方法，该方法在FeRAM器件的铁电电容器的CW孔反应离子蚀刻期间减少氧气扩散到接触塞中。 在一个实施例中，侧壁屏障由衬底围栏形成。 在另一个实施例中，通过蚀刻回氧屏障来形成侧壁屏障。

公开(公告)号：US07001781B2

公开(公告)日：2006-02-21

申请号：US10672306

申请日：2003-09-26

申请人： Jenny Lian ,  Ulrich Egger ,  Haoren Zhuang

发明人： Jenny Lian ,  Ulrich Egger ,  Haoren Zhuang

IPC分类号： H01L21/475

CPC分类号： H01L28/60 ,  H01L21/31122 ,  H01L21/32136 ,  H01L21/32139 ,  H01L27/11502 ,  H01L27/11507 ,  H01L28/57 ,  H01L28/75

摘要： A method for fabricating a device and a device, such as a ferroelectric capacitor, having a substrate, a contact plug through the substrate, a first barrier layer on the substrate, a first electrode on the first barrier layer, a dielectric layer on the first electrode, and a second electrode on the dielectric layer, comprises etching the second electrode and the dielectric layer of the device using a first hardmask, to shape the second electrode and the dielectric layer. The first hardmask is then removed and one or more encapsulating layers are applied to the second electrode and the dielectric layer. A further hardmask is applied to the one or more encapsulating layers. The first electrode is then etched according to the second hardmask down to the first barrier layer and the second hardmask is then removed from the one or more encapsulating layers.

摘要翻译： 一种用于制造器件和器件的方法，例如铁电电容器，具有衬底，通过衬底的接触插塞，衬底上的第一阻挡层，第一阻挡层上的第一电极，第一阻挡层上的电介质层 电极和第二电极，包括使用第一硬掩模蚀刻该器件的第二电极和介电层，以使第二电极和电介质层成型。 然后去除第一硬掩模，并且将一个或多个封装层施加到第二电极和电介质层。 另外的硬掩模应用于一个或多个封装层。 然后根据第二硬掩模将第一电极蚀刻到第一阻挡层，然后从一个或多个封装层移除第二硬掩模。

公开(公告)号：US07001780B2

公开(公告)日：2006-02-21

申请号：US10635140

申请日：2003-08-06

申请人： Haoren Zhuang ,  Ulrich Egger ,  Jingyu Lian ,  Stefan Gernhardt ,  Hiroyuki Kanaya

发明人： Haoren Zhuang ,  Ulrich Egger ,  Jingyu Lian ,  Stefan Gernhardt ,  Hiroyuki Kanaya

IPC分类号： H01L21/00

CPC分类号： H01L28/86 ,  H01L27/11507 ,  H01L28/55 ,  H01L28/65 ,  H01L28/90

摘要： A ferroelectric device includes a bottom electrode on which are formed ferrocapacitor elements and, over the ferroelectric elements, top electrodes. The bottom electrodes are connected to lower layers of the device via conductive plugs, and the plugs and bottom electrodes are spaced apart by barrier elements of Ir and/or IrO2. The barrier elements are narrower than the bottom electrode elements, and are formed by a separate etching process. This means that Ir fences are not formed during the etching of the bottom electrode. Also, little Ir and/or IrO2 diffuses through the bottom electrode to the ferroelectric elements, and therefore there is little risk of damage to the ferroelectric material.

摘要翻译： 铁电体元件包括底电极，其上形成有铁电体元件，并且在铁电元件上形成顶电极。 底部电极通过导电插头连接到器件的下层，并且插头和底部电极被Ir和/或IrO 2的阻挡元件隔开。 阻挡元件比底部电极元件窄，并且通过单独的蚀刻工艺形成。 这意味着在底电极的蚀刻期间不形成Ir栅栏。 此外，很少的Ir和/或IrO 2 <2>通过底部电极扩散到铁电体元件，因此几乎不会损坏铁电体材料的风险。

公开(公告)号：US20050045937A1

公开(公告)日：2005-03-03

申请号：US10654376

申请日：2003-09-03

申请人： Ulrich Egger ,  Haoren Zhuang ,  George Stojakovic ,  Kazuhiro Tomioka

发明人： Ulrich Egger ,  Haoren Zhuang ,  George Stojakovic ,  Kazuhiro Tomioka

IPC分类号： H01L21/02 ,  H01L21/3213 ,  H01L21/8246 ,  H01L21/00 ,  H01L21/8242 ,  H01L27/108 ,  H01L29/76 ,  H01L31/119

CPC分类号： H01L28/60 ,  H01L21/32136 ,  H01L27/11507 ,  H01L28/55 ,  H01L28/75

摘要： An Iridium barrier layer is between a contact plug and a bottom electrode of a capacitor. Etching is performed to pattern the bottom electrode and barrier layer using a fluorine-based recipe resulting in the formation of a first fence clinging to the sidewalls. Next the remaining barrier layer is etched using a CO-based recipe. A second fence is formed clinging to and structurally supported by the first fence. At the same time, the CO-based recipe etches away a substantial portion of the first fence to remove the structural support provided to the second fence. The second fence is therefore lifted-off from the sidewalls leaving the sidewalls substantially free of clinging fences. The etched barrier layer has a sidewall transition. The sidewalls have a relatively low taper angle above the sidewall transition and a relatively steep taper angle below the sidewall transition.

摘要翻译： 铱屏障层位于电容器的接触插塞和底部电极之间。 进行蚀刻以使用氟基配方对底部电极和阻挡层进行图案化，从而形成紧贴在侧壁上的第一栅栏。 接下来，使用基于CO的配方蚀刻剩余的阻挡层。 第二个围栏是由第一个围栏固定在结构上。 同时，基于CO的配方消除了第一篱笆的大部分，以移除提供给第二篱笆的结构支撑。 因此，第二围栏从侧壁脱离，留下侧壁基本上没有附着的栅栏。 蚀刻的阻挡层具有侧壁过渡。 侧壁在侧壁过渡之上具有相对较低的锥角，并且在侧壁过渡之下具有相对较陡的锥角。