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    Forwarded clock filtering
    5.
    发明授权
    Forwarded clock filtering 有权
    转发时钟滤波

    公开(公告)号：US07573326B2

    公开(公告)日：2009-08-11

    申请号：US11323310

    申请日：2005-12-30

    申请人： Bryan K. Casper ,  Timothy Hollis ,  James E. Jaussi ,  Stephen R. Mooney ,  Frank O'Mahony ,  Mozhgan Mansuri

    发明人： Bryan K. Casper ,  Timothy Hollis ,  James E. Jaussi ,  Stephen R. Mooney ,  Frank O'Mahony ,  Mozhgan Mansuri

    IPC分类号： H03B1/00

    CPC分类号： H03K5/1565 ,  H03H11/1291 ,  H03K5/01 ,  H03K5/1252 ,  H04L7/027

    摘要： A tunable bandpass filter to provide a filtered differential clock signal in response to an input differential clock signal, where an embodiment comprises a transistor pair loaded by tunable loads, and a feedback circuit to tune the tunable loads. In some embodiments, the feedback circuit tunes the loads to maximize a small-signal differential gain. In other embodiments, the feedback circuit tunes the loads to minimize a metric indicative of jitter in the filtered differential clock signal. Other embodiments are described and claimed.

    摘要翻译： 一种可调谐带通滤波器，用于响应于输入差分时钟信号提供经滤波的差分时钟信号，其中实施例包括由可调谐负载加载的晶体管对，以及用于调谐可调负载的反馈电路。 在一些实施例中，反馈电路调谐负载以最大化小信号差分增益。 在其他实施例中，反馈电路调整负载以最小化指示经滤波的差分时钟信号中的抖动的度量。 描述和要求保护其他实施例。

    ON-DIE ALL-DIGITAL DELAY MEASUREMENT CIRCUIT
    8.
    发明申请
    ON-DIE ALL-DIGITAL DELAY MEASUREMENT CIRCUIT 有权
    全数字数字延时测量电路

    公开(公告)号：US20140203798A1

    公开(公告)日：2014-07-24

    申请号：US13997604

    申请日：2012-03-30

    申请人： Frank O'Mahony ,  Bryan K. Casper ,  Mozhgan Mansuri

    发明人： Frank O'Mahony ,  Bryan K. Casper ,  Mozhgan Mansuri

    IPC分类号： G01R31/317

    CPC分类号： G01R31/31725 ,  G01R25/08 ,  G01R31/31726 ,  G04F10/005 ,  H03K2005/00052

    摘要： An all-digital delay measurement circuit (DMC) constructed on an integrated circuit (IC) die characterizes clocking circuits such as full phase rotation interpolators, also constructed on the IC die. The on-die all-digital DMC produces a digital output value proportional to the relative delay between two clocks, normalized to the clock period of the two clocks.

    摘要翻译： 在集成电路（IC）芯片上构造的全数字延迟测量电路（DMC）表征了也在IC芯片上构造的诸如全相位旋转内插器的时钟电路。 片上全数字DMC产生与两个时钟之间的相对延迟成比例的数字输出值，归一化为两个时钟的时钟周期。

    Integrated circuit passive signal distribution
    9.
    发明授权
    Integrated circuit passive signal distribution 有权
    集成电路无源信号分配

    公开(公告)号：US08571513B2

    公开(公告)日：2013-10-29

    申请号：US13540500

    申请日：2012-07-02

    申请人： Frank O'Mahony ,  Bryan Casper ,  James Jaussi ,  Matthew B. Haycock ,  Joseph Kennedy ,  Mozhgan Mansuri ,  Stephen R. Mooney

    发明人： Frank O'Mahony ,  Bryan Casper ,  James Jaussi ,  Matthew B. Haycock ,  Joseph Kennedy ,  Mozhgan Mansuri ,  Stephen R. Mooney

    IPC分类号： H04B1/28

    CPC分类号： H04L25/0278 ,  H03K5/15013 ,  H04L25/0292 ,  H04L25/0298

    摘要： For one disclosed embodiment, an integrated circuit may comprise an internal transmission line in one or more layers of the integrated circuit. The internal transmission line may be coupled to receive a signal from an external transmission line at a first end of the internal transmission line without use of termination circuitry. The internal transmission line may transmit the signal passively to a second end of the internal transmission line. The integrated circuit may also comprise first circuitry having an input coupled to the internal transmission line at a first location of the internal transmission line to receive the signal and second circuitry having an input coupled to the internal transmission line at a second location of the internal transmission line to receive the signal. The second location may be different from the first location. Other embodiments are also disclosed.

    摘要翻译： 对于一个公开的实施例，集成电路可以包括集成电路的一个或多个层中的内部传输线。 内部传输线可以被耦合以在内部传输线的第一端处接收来自外部传输线的信号，而不使用终端电路。 内部传输线路可以将信号被动地发送到内部传输线路的第二端。 集成电路还可以包括第一电路，其具有在内部传输线的第一位置处耦合到内部传输线的输入以接收信号，并且第二电路具有在内部传输的第二位置处耦合到内部传输线的输入 线接收信号。 第二位置可以不同于第一位置。 还公开了其他实施例。