公开(公告)号：US09054717B2

公开(公告)日：2015-06-09

申请号：US14066748

申请日：2013-10-30

申请人： NovaChips Canada Inc.

发明人： Hong Beom Pyeon

IPC分类号： H03L7/06 ,  G11C8/00 ,  H03L7/10 ,  H03L7/22 ,  G11C7/22

CPC分类号： H03L7/10 ,  G11C7/04 ,  G11C7/222 ,  H03L7/22

摘要： A method, system and apparatus to provide a solution of PLL locking issue in the daisy chained memory system. A first embodiment uses consecutive PLL on based on locking status of backward device on the daisy chained memory system with no requirement of PLL locking status checking pin. A second embodiment uses Flow through PLL control with a locking status pin either using an existing pin or a separated pin. A third embodiment uses a relocking control mechanism to detect PLL relocking from the device. A fourth variation uses flag signal generation to send to the controller.

摘要翻译： 一种在菊花链式存储器系统中提供PLL锁定问题的方法，系统和装置。 第一实施例基于菊花链存储器系统上的后向装置的锁定状态而使用连续的PLL，而不需要PLL锁定状态检查引脚。 第二个实施例使用通过PLL控制的流量通过锁定状态引脚来使用现有的引脚或分离的引脚。 第三实施例使用重新锁定控制机制来检测来自装置的PLL重新锁定。 第四变体使用标志信号发生来发送到控制器。

公开(公告)号：US09476938B2

公开(公告)日：2016-10-25

申请号：US14478824

申请日：2014-09-05

申请人： NovaChips Canada Inc.

发明人： Hong Beom Pyeon ,  Young-Goan Kim

IPC分类号： G11C29/00 ,  G01R31/317 ,  G01R31/3181 ,  G11C29/12 ,  G11C29/56 ,  G11C16/00 ,  G11C29/26

CPC分类号： G01R31/31713 ,  G01R31/31701 ,  G01R31/31813 ,  G11C16/00 ,  G11C29/1201 ,  G11C29/56 ,  G11C2029/2602 ,  G11C2029/5602

摘要： An apparatus comprising a plurality of devices connected in series with one another, each of the devices comprising a test enable pin for receiving a test enable signal that indicates enablement of a test mode, and a test output pin for outputting a test output signal in the test mode, and a controller coupled to the devices and comprising an additional test output pin for outputting a test channel output signal, wherein a failure of at least one of the test output signals and the test channel output signal indicates the existence of one or more potential defects associated with the plurality of devices and the controller.

摘要翻译： 一种装置，包括彼此串联连接的多个装置，每个装置包括用于接收指示启用测试模式的测试使能信号的测试使能引脚和用于输出测试输出信号的测试输出引脚 测试模式和耦合到所述设备的控制器，并且包括用于输出测试通道输出信号的附加测试输出引脚，其中所述测试输出信号和测试通道输出信号中的至少一个的故障指示存在一个或多个 与多个设备和控制器相关联的潜在缺陷。

公开(公告)号：US09148277B2

公开(公告)日：2015-09-29

申请号：US14294372

申请日：2014-06-03

申请人： NovaChips Canada Inc.

发明人： Hong Beom Pyeon ,  Peter Gillingham

IPC分类号： H03D3/24 ,  H04L7/033 ,  G06F13/16

CPC分类号： H04L7/0331 ,  G06F13/1689 ,  H01L2224/32145 ,  H01L2224/48091 ,  H01L2224/48145 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2225/06562 ,  Y02D10/14 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/00012

摘要： A system includes a memory controller and a plurality of semiconductor devices that are series-connected. Each of the devices has memory core for storing data. The memory controller provides a clock signal for synchronizing the operations of the devices. Each device includes a phase-locked loop (PLL) that is selectively enabled or disabled by a PLL enable signal. In each group, the PLLs of a selected number of devices are enabled by PLL enable signals and the other devices are disabled. The enabled PLL provides a plurality of reproduced clock signals with a phase shift of a multiple of 90° in response to an input clock signal. The data transfer is synchronized with at least one of the reproduced clock signals. In the devices of disabled PLLs, the data transfer is synchronized with the input clock signal. The enabled PLL and disabled PLL cause the devices to be the source and the common synchronous clocking, respectively. The devices can be grouped. The devices of one group can be structured by multiple chip packages.

摘要翻译： 系统包括存储器控制器和串联连接的多个半导体器件。 每个设备具有用于存储数据的存储器核心。 存储器控制器提供用于同步器件的操作的时钟信号。 每个器件包括被PLL使能信号选择性地使能或禁止的锁相环（PLL）。 在每个组中，选定数量的器件的PLL通过PLL使能信号使能，其他器件被禁止。 所启用的PLL响应于输入时钟信号提供多个具有90°的倍数的相移的再现时钟信号。 数据传输与再现的时钟信号中的至少一个同步。 在禁用PLL的器件中，数据传输与输入时钟信号同步。 使能的PLL和禁用的PLL分别使器件成为源和公共同步时钟。 设备可以分组。 一组的器件可以由多个芯片封装构成。