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    Re-driving CAwD and rD signal lines
    1.
    发明授权
    Re-driving CAwD and rD signal lines 失效
    重新启动CAwD和rD信号线

    公开(公告)号：US07414917B2

    公开(公告)日：2008-08-19

    申请号：US11192335

    申请日：2005-07-29

    申请人： Hermann Ruckerbauer ,  Simon Muff ,  Christian Weiss ,  Peter Gregorius

    发明人： Hermann Ruckerbauer ,  Simon Muff ,  Christian Weiss ,  Peter Gregorius

    IPC分类号： G11C8/00

    CPC分类号： G11C5/04 ,  G11C5/06 ,  H05K1/142

    摘要： Semiconductor memory modules and semiconductor memory systems using the same are described herein. The modules divide a conventional DIMM into a series of separate, smaller memory modules. Each memory module includes at least one semiconductor memory chip arranged on a substrate; CAwD signal input lines arranged on the substrate in a first predetermined line number and connecting one of the semiconductor memory chips to CAwD input signal pins on the substrate; and rD signal output lines arranged on the substrate in a second predetermined line number and connecting the one or a last semiconductor memory to a second number of rD output signal pins of the substrate. In a semiconductor memory system including the semiconductor memory modules, each memory module is separately connected to a memory controller by the CAwD signal input lines and the rD signal output lines in a respective point-to-point fashion.

    摘要翻译： 本文描述了使用其的半导体存储器模块和半导体存储器系统。 这些模块将常规DIMM分成一系列独立的较小内存模块。 每个存储器模块包括布置在衬底上的至少一个半导体存储器芯片; CAwD信号输入线，以第一预定行号排列在基板上，并将半导体存储器芯片之一连接到基板上的CAwD输入信号引脚; 和rD信号输出线，以第二预定行号排列在基板上，并将一个或最后一个半导体存储器连接到基板的第二数量的rD输出信号引脚。 在包括半导体存储器模块的半导体存储器系统中，每个存储器模块通过CAwD信号输入线和rD信号输出线分别以点对点的方式连接到存储器控制器。

    Semiconductor memory module and system
    5.
    发明申请
    Semiconductor memory module and system 失效
    半导体存储器模块和系统

    公开(公告)号：US20070025131A1

    公开(公告)日：2007-02-01

    申请号：US11192335

    申请日：2005-07-29

    申请人： Hermann Ruckerbauer ,  Simon Muff ,  Christian Weiss ,  Peter Gregorius

    发明人： Hermann Ruckerbauer ,  Simon Muff ,  Christian Weiss ,  Peter Gregorius

    IPC分类号： G11C5/06

    CPC分类号： G11C5/04 ,  G11C5/06 ,  H05K1/142

    摘要： The present invention includes a semiconductor memory modules and semiconductor memory systems using the same. The modules divide a conventional DIMM into a series of separate, smaller memory modules. Each memory module includes at least one semiconductor memory chip arranged on a substrate; CAwD signal input lines arranged on the substrate in a first predetermined line number and connecting one of the semiconductor memory chips to CAwD input signal pins on the substrate; and rD signal output lines arranged on the substrate in a second predetermined line number and connecting the one or a last semiconductor memory to a second number of rD output signal pins of the substrate. In a semiconductor memory system including the semiconductor memory modules, each memory module is separately connected to a memory controller by the CAwD signal input linesand the rD signal output lines in a respective point-to-point fashion.

    摘要翻译： 本发明包括半导体存储器模块和使用其的半导体存储器系统。 这些模块将常规DIMM分成一系列独立的较小内存模块。 每个存储器模块包括布置在衬底上的至少一个半导体存储器芯片; CAwD信号输入线，以第一预定行号排列在基板上，并将半导体存储器芯片之一连接到基板上的CAwD输入信号引脚; 和rD信号输出线，以第二预定行号排列在基板上，并将一个或最后一个半导体存储器连接到基板的第二数量的rD输出信号引脚。 在包括半导体存储器模块的半导体存储器系统中，每个存储器模块通过CAwD信号输入线和rD信号输出线分别以点对点的方式连接到存储器控制器。

    Circuit system
    6.
    发明申请
    Circuit system 审中-公开
    电路系统

    公开(公告)号：US20060248260A1

    公开(公告)日：2006-11-02

    申请号：US11392217

    申请日：2006-03-29

    申请人： Maksim Kuzmenka ,  Simon Muff ,  Hermann Ruckerbauer

    发明人： Maksim Kuzmenka ,  Simon Muff ,  Hermann Ruckerbauer

    IPC分类号： G06F12/02

    CPC分类号： H03K19/018514 ,  H03K19/0175 ,  H03K19/01812

    摘要： A circuit system includes a means for controlling a first and a second memory unit by means of a differential control signal. The differential control signal includes a first control signal and a second control signal, which is inverted to the first control signal. Further, the circuit system comprises a differential control signal line, which includes a first signal line for routing the first control signal and a second signal line for routing the second control signal. The first switching unit is connected via the first signal line and the second circuit unit is connected via the second signal line to the means for controlling.

    摘要翻译： 电路系统包括用于通过差分控制信号控制第一和第二存储器单元的装置。 差分控制信号包括第一控制信号和第二控制信号，其被反转到第一控制信号。 此外，电路系统包括差分控制信号线，其包括用于路由第一控制信号的第一信号线和用于路由第二控制信号的第二信号线。 第一开关单元经由第一信号线连接，第二电路单元经由第二信号线连接到控制装置。

    Method for calibrating semiconductor devices using a common calibration reference and a calibration circuit
    7.
    发明授权
    Method for calibrating semiconductor devices using a common calibration reference and a calibration circuit 失效
    使用公共校准基准和校准电路校准半导体器件的方法

    公开(公告)号：US06958613B2

    公开(公告)日：2005-10-25

    申请号：US10675492

    申请日：2003-09-30

    申请人： Georg Braun ,  Hermann Ruckerbauer ,  Simon Muff

    发明人： Georg Braun ,  Hermann Ruckerbauer ,  Simon Muff

    IPC分类号： G01R35/00 ,  G06F11/24 ,  G06F11/27 ,  G06F13/38 ,  G11C7/10 ,  G11C29/02 ,  H04L7/04

    CPC分类号： G11C29/022 ,  G06F11/24 ,  G11C7/1051 ,  G11C7/1057 ,  G11C7/1066 ,  G11C29/02 ,  G11C29/028 ,  G11C29/50012 ,  G11C2207/2254

    摘要： Interface parameters for a plurality of semiconductor devices, particularly parameters for output drivers (i.e. on chip driver) and terminations (i.e. on die termination) for double data rate dynamic random access memories, are aligned using a calibration reference which is common to the semiconductor devices and is connected to calibration connections on the semiconductor devices. The semiconductor devices are calibrated in succession, in each case individually, and the calibration connection on the respective semiconductor device which is currently performing calibration is connected to an internal calibration unit by an internal switching unit in the process, and the calibration connections on all other semiconductor devices are terminated to a high impedance internally.

    摘要翻译： 用于双数据速率动态随机存取存储器的多个半导体器件的接口参数，特别是用于输出驱动器（即片上驱动器）的参数和终端（即，芯片端接）的参数使用半导体器件公共的校准参考 并连接到半导体器件上的校准连接。 半导体器件在每种情况下分别校准，并且当前正在执行校准的相应半导体器件上的校准连接通过该过程中的内部切换单元连接到内部校准单元，并且所有其他校准连接 半导体器件在内部被端接到高阻抗。

    Memory system and method for transferring data therein
    8.
    发明授权
    Memory system and method for transferring data therein 有权
    用于在其中传输数据的存储器系统和方法

    公开(公告)号：US07831797B2

    公开(公告)日：2010-11-09

    申请号：US11862915

    申请日：2007-09-27

    申请人： Hermann Ruckerbauer

    发明人： Hermann Ruckerbauer

    IPC分类号： G06F12/00

    CPC分类号： G11C7/1018 ,  G06F13/1684

    摘要： A memory system is functionally designed so that, despite operation without an error correction device, memory chips of a memory module that are actually provided for error correction are concomitantly used for the data transfer. A control device is configured to receive, store and transfer data packets to and from a first and second set of memory chips. Transfer of an internal packet data from the control device to memory takes place such that a first record is stored in a second set of memory chips and additional records are stored in the first set of memory chips. In preferred embodiments, data is allocated in the second set of memory chips such that at least one additional transfer step takes place to the second set of memory chips compared with transfers to the first set of memory chips. In the additional transfer step(s), the first set of memory chips is masked from receiving data.

    摘要翻译： 存储器系统在功能上被设计成使得尽管在没有纠错装置的情况下进行操作，但实际提供用于纠错的存储器模块的存储器芯片被同时用于数据传输。 控制装置被配置为接收，存储和传送数据分组到第一和第二组存储器芯片。 将内部分组数据从控制设备传送到存储器进行，使得第一记录被存储在第二组存储器芯片中，并且附加记录被存储在第一组存储器芯片中。 在优选实施例中，在第二组存储器芯片中分配数据，使得与传送到第一组存储器芯片相比，至少一个额外的转移步骤发生到第二组存储器芯片。 在附加传送步骤中，第一组存储器芯片被从接收数据中被掩蔽。

    Method of refreshing data in a storage location based on heat dissipation level and system thereof
    9.
    发明授权
    Method of refreshing data in a storage location based on heat dissipation level and system thereof 有权
    基于散热水平及其系统刷新存储位置中的数据的方法

    公开(公告)号：US07768857B2

    公开(公告)日：2010-08-03

    申请号：US11949639

    申请日：2007-12-03

    申请人： Hermann Ruckerbauer

    发明人： Hermann Ruckerbauer

    IPC分类号： G11C7/04

    CPC分类号： G11C11/406 ,  G11C7/04 ,  G11C11/40626 ,  G11C2211/4061

    摘要： An integrated device comprising a storage location, wherein data stored in the storage location is repeatedly refreshed with a first predetermined refresh rate during a first period of time. The first period of time provides a first predetermined duration. After the end of the first period of time, the data is repeatedly refreshed with a second predetermined refresh rate.

    摘要翻译： 一种包括存储位置的集成设备，其中存储在所述存储位置中的数据在第一时间段期间以第一预定刷新率重复地刷新。 第一时间段提供第一预定持续时间。 在第一时间段结束之后，数据以第二预定刷新率反复刷新。

    MULTI MASTER DRAM ARCHITECTURE
    10.
    发明申请
    MULTI MASTER DRAM ARCHITECTURE 有权
    多主体DRAM架构

    公开(公告)号：US20100077157A1

    公开(公告)日：2010-03-25

    申请号：US12235063

    申请日：2008-09-22

    申请人： Peter Gregorius ,  Thomas Hein ,  Martin Maier ,  Hermann Ruckerbauer ,  Thilo Schaffroth ,  Ralf Schedel ,  Wolfgang Spirkl ,  Johannes Stecker

    发明人： Peter Gregorius ,  Thomas Hein ,  Martin Maier ,  Hermann Ruckerbauer ,  Thilo Schaffroth ,  Ralf Schedel ,  Wolfgang Spirkl ,  Johannes Stecker

    IPC分类号： G06F12/00 ,  G06F13/14

    CPC分类号： G06F13/1605 ,  G06F13/1684 ,  Y02D10/14

    摘要： Embodiments of the invention provide a memory device that may be accessed by a plurality of controllers or processor cores via respective ports of the memory device. Each controller may be coupled to a respective port of the memory device via a data bus. Each port of the memory device may be associated a predefined section of memory, thereby giving each controller access to a distinct section of memory without interference from other controllers. A common command/address bus may couple the plurality of controllers to the memory device. Each controller may assert an active signal on a memory access control bus to gain access to the command/address bus to initiate a memory access. In some embodiments, the memory device may be a package comprising a plurality of stacked memory dies.

    摘要翻译： 本发明的实施例提供一种存储器件，其可以经由存储器件的相应端口被多个控制器或处理器核存取。 每个控制器可以经由数据总线耦合到存储器设备的相应端口。 存储器设备的每个端口可以与存储器的预定义部分相关联，从而使每个控制器访问不同部分的存储器，而不受其他控制器的干扰。 公共命令/地址总线可以将多个控制器耦合到存储器设备。 每个控制器可以在存储器访问控制总线上断言有效信号以获得对命令/地址总线的访问以启动存储器访问。 在一些实施例中，存储器件可以是包括多个堆叠的存储器管芯的封装。