利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

81 条记录 (耗时 0.041 秒)

    Multi-element operand sub-portion shuffle instruction execution
    1.
    发明授权
    Multi-element operand sub-portion shuffle instruction execution 有权
    多元素操作数子部分随机播放指令执行

    公开(公告)号：US07155601B2

    公开(公告)日：2006-12-26

    申请号：US09783779

    申请日：2001-02-14

    申请人： Srinivas Chennupaty ,  Carlos A. Fuentes, Jr. ,  Shreekant S. Thakkar

    发明人： Srinivas Chennupaty ,  Carlos A. Fuentes, Jr. ,  Shreekant S. Thakkar

    IPC分类号： G06F9/315

    CPC分类号： G06F9/30032 ,  G06F9/30025 ,  G06F9/30036

    摘要： An apparatus and method for performing a shuffle operation on packed data is described. In one embodiment, a 128-bit packed data operand having at eight data elements is accessed. In one embodiment, one of the data elements in the upper half of the data operand is shuffled into the upper half of a destination register. In another embodiment, one of the data elements in the lower half of the data operand is shuffled into the lower half of a destination register.

    摘要翻译： 描述了一种用于对打包数据执行洗牌操作的装置和方法。 在一个实施例中，访问具有八个数据元素的128位压缩数据操作数。 在一个实施例中，数据操作数的上半部分中的数据元素之一被混洗到目的地寄存器的上半部分。 在另一个实施例中，数据操作数的下半部分中的一个数据元素被混洗到目的地寄存器的下半部分。

    Cache pollution avoidance instructions
    2.
    发明授权
    Cache pollution avoidance instructions 失效
    缓存污染回避说明

    公开(公告)号：US06275904B1

    公开(公告)日：2001-08-14

    申请号：US09053385

    申请日：1998-03-31

    申请人： Srinivas Chennupaty ,  Shreekant S. Thakkar ,  Thomas Huff ,  Vladimir Pentkovski

    发明人： Srinivas Chennupaty ,  Shreekant S. Thakkar ,  Thomas Huff ,  Vladimir Pentkovski

    IPC分类号： G06F1208

    CPC分类号： G06F12/0886 ,  G06F9/30018 ,  G06F9/30036 ,  G06F9/30047 ,  G06F12/0804 ,  G06F12/0888

    摘要： A computer system and method for providing cache memory management. The computer system comprises a main memory having a plurality of main memory addresses each having a corresponding data entry, and a processor coupled to the main memory. At least one cache memory is coupled to the processor. The at least one cache memory has a cache directory with a plurality of addresses and a cache controller having a plurality of data entries corresponding to the plurality of addresses. The processor receives an instruction having an operand address and determines if the operand address matches one of the plurality of addresses in the cache directory. If so, the processor updates a data entry in the cache controller corresponding to the matched address. Otherwise, a data entry corresponding to the operand address in the main memory is updated.

    摘要翻译： 一种用于提供高速缓存存储器管理的计算机系统和方法。 计算机系统包括具有多个主存储器地址的主存储器，每个主存储器地址都具有对应的数据条目，以及耦合到主存储器的处理器。 至少一个高速缓存存储器耦合到处理器。 所述至少一个高速缓冲存储器具有具有多个地址的高速缓存目录和具有对应于所述多个地址的多个数据条目的高速缓存控制器。 处理器接收具有操作数地址的指令，并确定操作数地址是否匹配高速缓存目录中的多个地址之一。 如果是这样，则处理器更新对应于匹配地址的高速缓存控制器中的数据条目。 否则，更新与主存储器中的操作数地址相对应的数据条目。

    Instruction set extension using prefixes
    3.
    发明授权
    Instruction set extension using prefixes 失效
    指令集扩展使用前缀

    公开(公告)号：US6014735A

    公开(公告)日：2000-01-11

    申请号：US53391

    申请日：1998-03-31

    申请人： Srinivas Chennupaty ,  Lance Hacking ,  Thomas Huff ,  Patrice L. Roussel ,  Shreekant S. Thakkar

    发明人： Srinivas Chennupaty ,  Lance Hacking ,  Thomas Huff ,  Patrice L. Roussel ,  Shreekant S. Thakkar

    IPC分类号： G06F9/318 ,  G06F9/30

    CPC分类号： G06F9/30185

    摘要： The present invention discloses a method and apparatus for encoding an instruction in an instruction set which uses a prefix code to qualify an existing opcode of an existing instruction. An opcode and an escape code are selected. The escape code is selected such that it is different from the prefix code and the existing opcode. The opcode, the escape code, and the prefix code are combined to generate an instruction code which uniquely represents the operation performed by the instruction.

    摘要翻译： 本发明公开了一种用于编码指令集中的指令的方法和装置，该指令使用前缀码来限定现有指令的现有操作码。 选择了操作码和转义码。 选择转义代码，使其与前缀代码和现有操作码不同。 操作码，转义码和前缀码被组合以产生唯一地表示指令执行的操作的指令代码。

    Providing A Peripheral Component Interconnect (PCI)-Compatible Transaction Level Protocol For A System On A Chip (SoC)
    6.
    发明申请
    Providing A Peripheral Component Interconnect (PCI)-Compatible Transaction Level Protocol For A System On A Chip (SoC) 审中-公开
    为片上系统（SoC）提供外设组件互连（PCI） - 兼容交易级别协议

    公开(公告)号：US20140237155A1

    公开(公告)日：2014-08-21

    申请号：US14262158

    申请日：2014-04-25

    申请人： Ken Shoemaker ,  Mahesh Wagh ,  Woojong Han ,  Madhu Athreya ,  Arvind Mandhani ,  Shreekant S. Thakkar

    发明人： Ken Shoemaker ,  Mahesh Wagh ,  Woojong Han ,  Madhu Athreya ,  Arvind Mandhani ,  Shreekant S. Thakkar

    IPC分类号： G06F13/40

    CPC分类号： G06F13/404 ,  G06F13/385 ,  G06F13/4022 ,  G06F13/4027 ,  G06F13/4045

    摘要： In one embodiment, the present invention includes an apparatus having an adapter to communicate according to a personal computer (PC) protocol and a second protocol. A first interface coupled to the adapter is to perform address translation and ordering of transactions received from upstream of the adapter. The first interface is coupled in turn via one or more physical units to heterogeneous resources, each of which includes an intellectual property (IP) core and a shim, where the shim is to implement a header of the PC protocol for the IP core to enable its incorporation into the apparatus without modification. Other embodiments are described and claimed.

    摘要翻译： 在一个实施例中，本发明包括具有根据个人计算机（PC）协议和第二协议进行通信的适配器的装置。 耦合到适配器的第一接口是对从适配器的上游接收的事务执行地址转换和排序。 第一接口依次通过一个或多个物理单元耦合到异构资源，每个资源包括知识产权（IP）核心和垫片，其中垫片将实现用于IP核的PC协议的报头以使能 无需修改即可并入设备。 描述和要求保护其他实施例。

    Method and apparatus for caching memory content on a computing system to facilitate instant-on resuming from a hibernation state
    8.
    发明申请
    Method and apparatus for caching memory content on a computing system to facilitate instant-on resuming from a hibernation state 有权
    用于在计算系统上缓存存储器内容以便于从休眠状态即时恢复的方法和装置

    公开(公告)号：US20080082743A1

    公开(公告)日：2008-04-03

    申请号：US11541113

    申请日：2006-09-29

    申请人： Ulf R. Hanebutte ,  Ram Chary ,  Pradeep Sebestian ,  Shubha Kumbadakone ,  Shreekant S. Thakkar

    发明人： Ulf R. Hanebutte ,  Ram Chary ,  Pradeep Sebestian ,  Shubha Kumbadakone ,  Shreekant S. Thakkar

    IPC分类号： G06F13/00

    CPC分类号： G06F12/0866 ,  Y02D10/13

    摘要： The memory content may be cached in the non-volatile cache when a computing system is entering S4 state. The non-volatile cache may be coupled to a bus that connects the disk drive with the disk controller. When resuming from S4 state, the memory content may be read from the non-volatile cache rather than from the slow disk drive, which facilitates instant-on resuming for the system. The caching process may be performed in an OS-transparent manner. During the caching process, data with contiguous addresses may be merged into a block of data. A mapping table may be created and stored in the non-volatile cache which includes multiple entries, each for a block of data. The mapping table facilitates data reading from the non-volatile cache to provide instant-on resuming from S4 state.

    摘要翻译： 当计算系统进入S 4状态时，存储器内容可以缓存在非易失性高速缓存中。 非易失性缓存可以耦合到将盘驱动器与盘控制器连接的总线。 当从S 4状态恢复时，可以从非易失性高速缓存而不是从慢磁盘驱动器读取存储器内容，这有助于系统的即时恢复。 缓存过程可以以OS透明的方式执行。 在缓存过程中，具有连续地址的数据可以被合并到一个数据块中。 可以创建映射表并将其存储在非易失性高速缓存中，其包括多个条目，每个条目用于数据块。 映射表便于从非易失性高速缓存中读取数据，以便从S 4状态提供即时恢复。

    Executing partial-width packed data instructions
    10.
    发明授权
    Executing partial-width packed data instructions 有权
    执行部分宽度打包的数据指令

    公开(公告)号：US06970994B2

    公开(公告)日：2005-11-29

    申请号：US09852217

    申请日：2001-05-08

    申请人： Mohammad Abdallah ,  James Coke ,  Vladimir Pentkovski ,  Patrice Roussel ,  Shreekant S. Thakkar

    发明人： Mohammad Abdallah ,  James Coke ,  Vladimir Pentkovski ,  Patrice Roussel ,  Shreekant S. Thakkar

    IPC分类号： G06F9/30 ,  G06F9/302 ,  G06F9/318

    CPC分类号： G06F9/3875 ,  G06F9/30014 ,  G06F9/30036 ,  G06F9/30112 ,  G06F9/3013 ,  G06F9/30134 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/3017 ,  G06F9/30181 ,  G06F9/30196 ,  G06F9/384 ,  G06F9/3885

    摘要： A method and apparatus for executing partial-width packed data instructions are discussed. The processor may include a plurality of registers, a register renaming unit, a decoder, and a partial-width execution unit. The register renaming unit provides an architectural register file to store packed data operands each of which include a plurality of data elements. The decoder is to decode a first and second set of instructions that each specify one or more registers in the architectural register file. The first set of instructions specify operations to be performed on all of the data elements stored in the one or more specified registers. In contrast, the second set of instructions specify operations to be performed on only a subset of the data elements. The partial-width execution unit is to execute operations specified by either of the first or the second set of instructions.

    摘要翻译： 讨论了用于执行部分宽度打包数据指令的方法和装置。 处理器可以包括多个寄存器，寄存器重命名单元，解码器和部分宽度执行单元。 寄存器重命名单元提供架构寄存器文件以存储打包数据操作数，每个数据操作数包括多个数据元素。 解码器是对第一和第二组指令进行解码，每组指令在架构寄存器文件中指定一个或多个寄存器。 第一组指令指定要对存储在一个或多个指定寄存器中的所有数据元素执行的操作。 相比之下，第二组指令指定仅对数据元素的子集执行的操作。 部分宽度执行单元是执行由第一组或第二组指令指定的操作。