公开(公告)号：US4777589A

公开(公告)日：1988-10-11

申请号：US750578

申请日：1985-06-28

申请人： Steven C. Boettner ,  William R. Bryg ,  David V. James ,  Tso-Kai Liu ,  Michael J. Mahon ,  Terrence C. Miller ,  William S. Worley, Jr.

发明人： Steven C. Boettner ,  William R. Bryg ,  David V. James ,  Tso-Kai Liu ,  Michael J. Mahon ,  Terrence C. Miller ,  William S. Worley, Jr.

IPC分类号： G06F12/10 ,  G06F12/02 ,  G06F12/06 ,  G06F12/14 ,  G06F12/08

CPC分类号： G06F12/1475 ,  G06F12/0292 ,  G06F12/0653 ,  G06F2212/206

摘要： A virtual memory system is used to control access to I/O device address space in accordance with a preferred embodiment of the present invention. In a virtual memory system, access to pages within a processor's address space are assigned to each application program. Each I/O device is assigned two pages of address space. One page is considered to be privileged, and the other unprivileged. Each I/O device register is associated with an address in each of the two pages of its I/O device address space. Address space is global. What is meant by global is that physical memory locations map to the same virtual memory space regardless of what process is running on the processor. Access codes accompanied by a write disable bit are used to control process access to various addresses.

公开(公告)号：US4809160A

公开(公告)日：1989-02-28

申请号：US792702

申请日：1985-10-28

申请人： Michael J. Mahon ,  Allen Baum ,  William R. Bryg ,  Terrence C. Miller

发明人： Michael J. Mahon ,  Allen Baum ,  William R. Bryg ,  Terrence C. Miller

IPC分类号： G06F12/14 ,  G06F9/455 ,  G06F9/46 ,  G06F11/00 ,  G06F21/24

CPC分类号： G06F9/468 ,  G06F9/45537

摘要： A low overhead way for insuring that only routines of sufficient privilege can execute on a secured page of memory in an hierarchial computer system, and for raising the privilege level of a low privilege process in an orderly and secure way is presented. This is done through the execution of a single "gateway" branch instruction standing between a procedure call by a lower privileged routine, such as a user program, and an operating system itself.

摘要翻译： 提供了一种低开销方式，用于确保仅有足够权限的例程可以在分层计算机系统中的存储器的安全页面上执行，并且以有序和安全的方式提高低特权过程的特权级别。 这通过执行站在诸如用户程序的较低特权例程的过程调用与操作系统本身之间的单个“网关”分支指令来完成。

公开(公告)号：US4713755A

公开(公告)日：1987-12-15

申请号：US750381

申请日：1985-06-28

申请人： William S. Worley, Jr. ,  William R. Bryg ,  Allen Baum

发明人： William S. Worley, Jr. ,  William R. Bryg ,  Allen Baum

IPC分类号： G06F9/38 ,  G06F12/08

CPC分类号： G06F9/3812 ,  G06F12/0804 ,  G06F12/0837 ,  Y10S707/99934

摘要： Memory integrity is maintained in a system with a hierarchical memory using a set of explicit cache control instructions. The caches in the system have two status flags, a valid bit and a dirty bit, with each block of information stored. The operating system executes selected cache control instructions to ensure memory integrity whenever there is a possibility that integrity could be compromised.

摘要翻译： 在使用一组显式高速缓存控制指令的分层存储器的系统中维持存储器完整性。 系统中的缓存具有两个状态标志，一个有效位和一个脏位，每个信息块都被存储。 操作系统执行选定的缓存控制指令，以确保内存完整性，只要可能会危及完整性。

公开(公告)号：US5060137A

公开(公告)日：1991-10-22

申请号：US229750

申请日：1988-08-03

申请人： William R. Bryg ,  Michael E. Gardner ,  Steven C. Boettner

发明人： William R. Bryg ,  Michael E. Gardner ,  Steven C. Boettner

IPC分类号： G06F12/10

CPC分类号： G06F12/1027

摘要： Explicit instructions are provided that enable software to directly control insertion of information into a translation lookaside buffer (TLB). A first pair of instructions enable information to be inserted into a data TLB and a second pair of instructions enable information to be inserted into an instruction TLB. In each of these pairs, the first instruction inserts the virtual address and the associated physical address. In response to the second instruction of each of these pairs, additional information about that physical page, such as protection information and flags, is inserted.

摘要翻译： 提供显式指令，使软件能够直接控制信息插入到翻译后备缓冲器（TLB）中。 第一对指令使得能够将信息插入到数据TLB中，并且第二对指令使得能够将信息插入到指令TLB中。 在每个这些对中，第一条指令插入虚拟地址和相关联的物理地址。 响应于这些对中的每一个的第二指令，插入关于该物理页面的附加信息，例如保护信息和标志。

公开(公告)号：US4928239A

公开(公告)日：1990-05-22

申请号：US358460

申请日：1989-05-26

申请人： Allen Baum ,  William R. Bryg ,  Michael J. Mahon ,  Ruby B. Lee ,  Steven S. Muchnick

发明人： Allen Baum ,  William R. Bryg ,  Michael J. Mahon ,  Ruby B. Lee ,  Steven S. Muchnick

IPC分类号： G06F9/38 ,  G06F12/08 ,  G06F12/12

CPC分类号： G06F9/3824 ,  G06F12/0862 ,  G06F12/127 ,  G06F12/126 ,  G06F2212/6028

摘要： An instruction is presented to the cache; the instruction includes a cache control specifier which identifies a type of data being requested. Based on the cache control specifier, one of a plurality of replacement schemes is selected for swapping a data block out of the cache.

摘要翻译： 向缓存提供指令; 该指令包括一个高速缓存控制说明符，用于标识被请求的数据类型。 基于高速缓存控制说明符，选择多个替换方案之一用于将高速缓存中的数据块交换。

公开(公告)号：US5278985A

公开(公告)日：1994-01-11

申请号：US606711

申请日：1990-10-31

申请人： Daryl K. Odnert ,  Michael J. Mahon ,  Dale C. Morris ,  Jerome C. Huck ,  Ruby B. Lee ,  Stephen G. Burger ,  William R. Bryg ,  Vivek S. Pendharkar

发明人： Daryl K. Odnert ,  Michael J. Mahon ,  Dale C. Morris ,  Jerome C. Huck ,  Ruby B. Lee ,  Stephen G. Burger ,  William R. Bryg ,  Vivek S. Pendharkar

IPC分类号： G06F9/30 ,  G06F9/38 ,  G06F9/32

CPC分类号： G06F9/3865

摘要： A method for operating a digital computer in response to the occurrence of an exception is disclosed. The method provides for the examination both of the contents of a predetermined computer location and of the instruction code for the instruction causing the exception. The computer then utilizes the result of those examinations to determine the dismissibility of the exception. The computer transfers control to the next instruction after the instruction which caused the exception if that instruction is dismissible.

摘要翻译： 公开了一种响应于异常发生而操作数字计算机的方法。 该方法提供检查预定计算机位置的内容和引起异常的指令的指令代码。 然后，计算机利用这些检查的结果来确定异常的可解除性。 如果该指令被忽略，则计算机将控制转移到导致异常的指令之后的下一个指令。

公开(公告)号：US07103728B2

公开(公告)日：2006-09-05

申请号：US10201180

申请日：2002-07-23

申请人： Debendra Das Sharma ,  Ashish Gupta ,  William R. Bryg

发明人： Debendra Das Sharma ,  Ashish Gupta ,  William R. Bryg

IPC分类号： G06F12/00

CPC分类号： G06F12/0813 ,  G06F12/0817

摘要： A distributed-memory multi-processor system includes a plurality of cells communicatively coupled to each other and collectively including a plurality of processors, caches, main memories, and cell controllers. Each of the cells includes at least one of the processors, at least one of the caches, one of the main memories, and one of the cell controllers. Each of the cells is configured to perform memory migration functions for migrating memory from a first one of the main memories to a second one of the main memories in a manner that is invisible to an operating system of the system.

摘要翻译： 分布式存储器多处理器系统包括通信地彼此耦合并且共同包括多个处理器，高速缓存，主存储器和单元控制器的多个单元。 每个单元包括至少一个处理器，高速缓存，主存储器中的一个和单元控制器之一中的至少一个。 每个单元被配置为执行存储器迁移功能，用于以对系统的操作系统不可见的方式将存储器从主存储器中的第一存储器迁移到主存储器中的第二存储器。

公开(公告)号：US06874070B2

公开(公告)日：2005-03-29

申请号：US10080440

申请日：2002-02-22

申请人： Ashish Gupta ,  William R. Bryg

发明人： Ashish Gupta ,  William R. Bryg

IPC分类号： G06F15/167 ,  G06F12/06 ,  G06F15/177 ,  G06F12/00

CPC分类号： G06F12/0607

摘要： A method of accessing a plurality of memories in an interleaved manner using a contiguous logical address space includes providing at least one map table. The at least one map table includes a plurality of entries. Each entry includes a plurality of entry items. Each entry item identifies one of the memories. A first logical address is received. The first logical address includes a plurality of address bits. The plurality of address bits includes a first set of address bits corresponding to a first set of entries in the at least one map table. A first entry in the first set of entries is identified based on the first set and a second set of the address bits. A first entry item in the first entry is identified based on a third set of the address bits. The memory identified by the first entry item is accessed.

摘要翻译： 使用连续逻辑地址空间以交错方式访问多个存储器的方法包括提供至少一个映射表。 所述至少一个地图表包括多个条目。 每个条目包括多个条目项。 每个条目项标识其中一个存储器。 接收到第一个逻辑地址。 第一逻辑地址包括多个地址位。 多个地址位包括与至少一个映射表中的第一组条目相对应的第一组地址位。 基于第一组和第二组地址位来识别第一组条目中的第一条目。 基于第三组地址位来识别第一条目中的第一条目项目。 由第一个条目项目识别的存储器被访问。

公开(公告)号：US06182176B2

公开(公告)日：2001-01-30

申请号：US08201185

申请日：1994-02-24

申请人： Michael L. Ziegler ,  Robert J. Brooks ,  William R. Bryg ,  Craig R. Frink ,  Thomas R. Hotchkiss ,  Robert D. Odineal ,  James B. Williams ,  John L. Wood

发明人： Michael L. Ziegler ,  Robert J. Brooks ,  William R. Bryg ,  Craig R. Frink ,  Thomas R. Hotchkiss ,  Robert D. Odineal ,  James B. Williams ,  John L. Wood

IPC分类号： G06F1314

CPC分类号： G06F13/36

摘要： A shared bus system having a bus and a set of client modules coupled to the bus. Each client module is capable of sending transactions on the bus to other client modules and receiving transactions on the bus from other client modules for processing. Each module has a queue for storing transactions received by the module for processing. A bus controller limits the types of transactions that can be sent on the bus to prevent any module's queue from overflowing.

摘要翻译： 共享总线系统，其具有总线和耦合到总线的一组客户端模块。 每个客户端模块都能够将总线上的事务发送到其他客户端模块，并从其他客户端模块接收总线上的事务处理。 每个模块都有一个队列，用于存储由模块接收的事务处理。 总线控制器限制可以在总线上发送的事务的类型，以防止任何模块的队列溢出。

公开(公告)号：US6128706A

公开(公告)日：2000-10-03

申请号：US018165

申请日：1998-02-03

申请人： William R. Bryg ,  Stephen G. Burger ,  Gary N. Hammond ,  Michael L. Ziegler

发明人： William R. Bryg ,  Stephen G. Burger ,  Gary N. Hammond ,  Michael L. Ziegler

IPC分类号： G06F9/312 ,  G06F13/00

CPC分类号： G06F9/3834 ,  G06F9/3004 ,  G06F9/30087

摘要： Apparatus and method for efficiently sharing data in support of hardware he coherency and coordinated in software with semaphore instructions. Accordingly, a new instruction called "Load-Bias" which, in addition to normal load operations, requests a private copy of the data, and hints to the hardware cache to try to maintain ownership until the next memory reference from that processor. When used with the Cmpxchg instruction semaphore operation, the Load-Bias instruction will reduce coherency traffic, and minimize the possibility of coherency ping-ponging or system deadlock that causes the condition in which no processor is getting useful work done.

摘要翻译： 用于有效地共享数据以支持硬件高速缓存一致性并利用信号量指令在软件中协调的装置和方法。 因此，称为“负载偏置”的新指令除了正常的加载操作之外，还请求数据的私有副本，并向硬件缓存提示，以尝试维持所有权，直到来自该处理器的下一个存储器引用。 当与Cmpxchg指令信号量操作一起使用时，负载偏移指令将减少一致性流量，并最大限度地减少一致性乒乓或系统死锁的可能性，从而导致无处理器无法正常工作的条件。