利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

9 条记录 (耗时 0.027 秒)

    FIFO in FPGA having logic elements that include cascadable shift registers
    1.
    发明授权
    FIFO in FPGA having logic elements that include cascadable shift registers 有权
    FPGA中的FIFO具有包括可级联移位寄存器的逻辑元件

    公开(公告)号：US06262597B1

    公开(公告)日：2001-07-17

    申请号：US09624515

    申请日：2000-07-24

    申请人： Trevor J. Bauer ,  Bruce A. Newgard ,  William E. Allaire ,  Steven P. Young

    发明人： Trevor J. Bauer ,  Bruce A. Newgard ,  William E. Allaire ,  Steven P. Young

    IPC分类号： H03K19177

    CPC分类号： G11C19/00 ,  H03K19/1736 ,  H03K19/17728 ,  H03K19/17736 ,  H03K19/17768

    摘要： A set of logic elements can be configured as a cascadable shift register. In one embodiment, a logic element for an FPGA can be configured as any one of a random access memory, a cascadable shift register and a lookup table. The data-in path to the shift register includes a cascade multiplexer for optionally forming large shift registers using multiple logic elements. Each logic element includes a plurality of memory cells which are interconnected such that the data output of each memory cell can serve as the input to the next memory cell, causing the logic element to function as a shift register. The cascade multiplexer allows the last bit of one logic element to be connected to the first bit of the next logic element, bypassing any decode logic of the lookup table. Variable tap shift registers of arbitrary length can be created by cascading lookup tables of plural logic elements in series. The lookup table decode logic plus additional multiplexers can be used to select any memory cell (not necessarily the last memory cell) of the shift register.

    摘要翻译： 一组逻辑元件可以配置为可级联移位寄存器。 在一个实施例中，用于FPGA的逻辑元件可以被配置为随机存取存储器，级联移位寄存器和查找表中的任何一个。 到移位寄存器的数据输入路径包括级联多路复用器，用于可选地使用多个逻辑元件形成大移位寄存器。 每个逻辑元件包括互连的多个存储器单元，使得每个存储器单元的数据输出可以用作到下一个存储器单元的输入，使逻辑元件用作移位寄存器。 级联多路复用器允许一个逻辑元件的最后一位连接到下一个逻辑元件的第一位，绕过查找表的任何解码逻辑。 可以通过串联多个逻辑元件的查询表来创建任意长度的可变抽头移位寄存器。 查找表解码逻辑加上附加多路复用器可用于选择移位寄存器的任何存储单元（不一定是最后一个存储单元）。

    Structure for optionally cascading shift registers
    2.
    发明授权
    Structure for optionally cascading shift registers 有权
    可选择级联移位寄存器的结构

    公开(公告)号：US6118298A

    公开(公告)日：2000-09-12

    申请号：US253313

    申请日：1999-02-18

    申请人： Trevor J. Bauer ,  Bruce A. Newgard ,  William E. Allaire ,  Steven P. Young

    发明人： Trevor J. Bauer ,  Bruce A. Newgard ,  William E. Allaire ,  Steven P. Young

    IPC分类号： H03K19/173 ,  H03K19/177

    CPC分类号： G11C19/00 ,  H03K19/1736 ,  H03K19/17728 ,  H03K19/17736 ,  H03K19/17768

    摘要： A set of logic elements can be configured as a cascadable shift register. In one embodiment, a logic element for an FPGA can be configured as any one of a random access memory, a cascadable shift register and a lookup table. The data-in path to the shift register includes a cascade multiplexer for optionally forming large shift registers using multiple logic elements. Each logic element includes a plurality of memory cells which are interconnected such that the data output of each memory cell can serve as the input to the next memory cell, causing the logic element to function as a shift register. The cascade multiplexer allows the last bit of one logic element to be connected to the first bit of the next logic element, bypassing any decode logic of the lookup table. Variable tap shift registers of arbitrary length can be created by cascading lookup tables of plural logic elements in series. The lookup table decode logic plus additional multiplexers can be used to select any memory cell (not necessarily the last memory cell) of the shift register.

    摘要翻译： 一组逻辑元件可以配置为可级联移位寄存器。 在一个实施例中，用于FPGA的逻辑元件可以被配置为随机存取存储器，级联移位寄存器和查找表中的任何一个。 到移位寄存器的数据输入路径包括级联多路复用器，用于可选地使用多个逻辑元件形成大移位寄存器。 每个逻辑元件包括互连的多个存储器单元，使得每个存储器单元的数据输出可以用作到下一个存储单元的输入，使逻辑元件用作移位寄存器。 级联多路复用器允许一个逻辑元件的最后一位连接到下一个逻辑元件的第一位，绕过查找表的任何解码逻辑。 可以通过串联多个逻辑元件的查询表来创建任意长度的可变抽头移位寄存器。 查找表解码逻辑加上附加多路复用器可用于选择移位寄存器的任何存储单元（不一定是最后一个存储单元）。

    Block RAM with embedded FIFO buffer
    3.
    发明授权
    Block RAM with embedded FIFO buffer 有权
    具有嵌入式FIFO缓冲区的块RAM

    公开(公告)号：US07038952B1

    公开(公告)日：2006-05-02

    申请号：US10838958

    申请日：2004-05-04

    申请人： Steven J. Zack ,  William E. Allaire

    发明人： Steven J. Zack ,  William E. Allaire

    IPC分类号： G11C8/00

    CPC分类号： G11C7/1006 ,  G06F5/14 ,  G06F2205/126 ,  G11C8/04 ,  G11C2207/104 ,  H03K19/17732 ,  H03K19/1776

    摘要： A programmable logic device includes a block random access memory (“BRAM”) with an embedded first in, first out (“FIFO”) controller. Embedding the FIFO logic in silicon, rather than configuring it in the fabric of the programmable logic device, provides a reliable, high-speed asynchronous FIFO memory system.

    摘要翻译： 可编程逻辑器件包括具有嵌入式先入先出（“FIFO”）控制器的块随机存取存储器（“BRAM”）。 将FIFO逻辑嵌入到硅中，而不是在可编程逻辑器件的结构中配置FIFO提供可靠的高速异步FIFO存储器系统。

    Enhanced multiplier-accumulator logic for a programmable logic device
    6.
    发明授权
    Enhanced multiplier-accumulator logic for a programmable logic device 有权
    用于可编程逻辑器件的增强型乘法器累加器逻辑

    公开(公告)号：US08090758B1

    公开(公告)日：2012-01-03

    申请号：US11639994

    申请日：2006-12-14

    申请人： Schuyler E. Shimanek ,  William E. Allaire ,  Steven J. Zack

    发明人： Schuyler E. Shimanek ,  William E. Allaire ,  Steven J. Zack

    IPC分类号： G06F7/38

    CPC分类号： G06F7/5443 ,  H03K19/17728

    摘要： A multiplier-accumulator includes a pre-adder, a multiplier, an accumulator, multiplexing logic, and control logic. The pre-adder is configured to sum a first input and a second input to produce a pre-sum output. The multiplier is configured to multiply a third input and the pre-sum output to produce a product output. The accumulator is configured to sum a pair of accumulator inputs to produce a sum output. The multiplexer is configured to select the pair of accumulator inputs from a plurality of multiplexer inputs, where the plurality of multiplexer inputs includes the product output and the sum output. The control logic is configured to control operation of the pre-adder, the accumulator, and the multiplexer logic. In an example, each of the first input, the second input, the third input, and the sum output is coupled to programmable interconnect of a programmable logic device.

    摘要翻译： 乘法器累加器包括预加法器，乘法器，累加器，复用逻辑和控制逻辑。 预加法器被配置为对第一输入和第二输入求和以产生预和输出。 乘法器被配置为将第三输入和预和输出相乘以产生乘积输出。 累加器被配置为对一对累加器输入进行求和以产生和输出。 复用器被配置为从多个多路复用器输入中选择一对累加器输入，其中多个多路复用器输入包括乘积输出和和输出。 控制逻辑被配置为控制预加器，累加器和多路复用器逻辑的操作。 在一个示例中，第一输入，第二输入，第三输入和和输出中的每一个耦合到可编程逻辑器件的可编程互连。

    Split FIFO configuration of block RAM
    7.
    发明授权
    Split FIFO configuration of block RAM 有权
    块RAM的分割FIFO配置

    公开(公告)号：US07106098B1

    公开(公告)日：2006-09-12

    申请号：US10839630

    申请日：2004-05-04

    申请人： Steven J. Zack ,  William E. Allaire

    发明人： Steven J. Zack ,  William E. Allaire

    IPC分类号： H03K19/177

    CPC分类号： H03K19/1776

    摘要： A programmable logic device includes a block random access memory (“BRAM”) that is split into two first in, first out (“FIFO”) memory arrays. Two sets of FIFO control logic and FIFO ports are associated with a single BRAM so that the BRAM can be operated as memory buffers for two independent FIFO memory systems.

    摘要翻译： 可编程逻辑器件包括被分成两个先入先出（“FIFO”）存储器阵列的块随机存取存储器（“BRAM”）。 两组FIFO控制逻辑和FIFO端口与单个BRAM相关联，因此BRAM可以作为两个独立的FIFO存储器系统的存储器缓冲器来操作。