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    Method of preventing current leakage around a shallow trench isolation structure
    1.
    发明授权
    Method of preventing current leakage around a shallow trench isolation structure 有权
    防止浅沟槽隔离结构周围漏电的方法

    公开(公告)号：US06281081B1

    公开(公告)日：2001-08-28

    申请号：US09192042

    申请日：1998-11-13

    申请人： Sun-Chieh Chien ,  Chien-Li Kuo ,  Tzung-Han Lee ,  Wei-Wu Liao

    发明人： Sun-Chieh Chien ,  Chien-Li Kuo ,  Tzung-Han Lee ,  Wei-Wu Liao

    IPC分类号： H01L21336

    CPC分类号： H01L21/76224

    摘要： An ion implantation method useful for fabricating shallow trench isolation structureimplants phosphorus ions instead of arsenic ions into a substrate when the source/drain regions of an NMOS device are doped. Alternatively, low energy ions are used in the ion implantation for forming the source/drain regions of an NMOS device. Consequently lattice dislocations of the crystal structure within a substrate is reduced and unwanted device leakage current is eliminated.

    摘要翻译： 当掺杂NMOS器件的源/漏区时，用于制造浅沟槽隔离结构的离子注入方法将磷离子代替砷离子代入衬底。 或者，在离子注入中使用低能离子来形成NMOS器件的源/漏区。 因此，衬底内的晶体结构的晶格位错减少，并且不需要器件漏电流。

    Method of avoiding peeling on wafer edge and mark number
    2.
    发明授权
    Method of avoiding peeling on wafer edge and mark number 失效
    避免晶片边缘剥落和标记号的方法

    公开(公告)号：US6007953A

    公开(公告)日：1999-12-28

    申请号：US98249

    申请日：1998-06-16

    申请人： Tzung-Han Lee ,  Chi-Fa Ku ,  Army Chung ,  Chien-Li Kuo

    发明人： Tzung-Han Lee ,  Chi-Fa Ku ,  Army Chung ,  Chien-Li Kuo

    IPC分类号： G03F7/20 ,  H01L23/544 ,  G03F9/00

    CPC分类号： H01L23/544 ,  G03F7/2028 ,  H01L2223/54453 ,  H01L2924/0002

    摘要： The invention provides a method of avoiding peeling on the wafer edge and the mark number. The method uses a design rule to expose the multi-layer on a wafer. The limit and the scope of the exposed distance are taken to ensure the polysilicon layers and the metal layers are covered by the dielectric layer after exposure. The polysilicon layers or the metal layers don't unclothe from the overlarge distance at the exposed dielectric layer, so the next structure formed on the exposed dielectric layer doesn't peeling from contacting with the polysilicon layer or the metal layer. The invention avoids to contaminate the wafer and the machine after the particles forming from peeling.

    摘要翻译： 本发明提供一种避免晶片边缘剥离和标记号的方法。 该方法使用设计规则在晶片上暴露多层。 采取暴露距离的极限和范围来确保暴露后多晶硅层和金属层被电介质层覆盖。 多晶硅层或金属层不会从暴露的电介质层的较大距离脱落，因此在暴露的电介质层上形成的下一个结构不会与多晶硅层或金属层接触而剥离。 本发明避免了在从剥离形成颗粒之后污染晶片和机器。

    Method to improve the uniformity of chemical mechanical polishing
    3.
    发明授权
    Method to improve the uniformity of chemical mechanical polishing 有权
    提高化学机械抛光均匀性的方法

    公开(公告)号：US06284647B1

    公开(公告)日：2001-09-04

    申请号：US09216022

    申请日：1998-12-16

    申请人： Sun-Chieh Chien ,  Chien-Li Kuo ,  Tzung-Han Lee ,  Wei-Wu Liao

    发明人： Sun-Chieh Chien ,  Chien-Li Kuo ,  Tzung-Han Lee ,  Wei-Wu Liao

    IPC分类号： H01L214163

    CPC分类号： H01L21/76229 ,  Y10S438/926

    摘要： A method of enhancing chemical mechanical polishing uniformity is provided. In the fabrication of a shallow trench isolation structure, there are active area regions with different integration formed in a chip. The integration of the active area regions in the chip is computed according circuit designs by a program analysis. One of the active area regions with the highest integration is used as a basis, dummy mesas are formed in the other active area regions to adjust the integration of the chip.

    摘要翻译： 提供了增强化学机械抛光均匀性的方法。 在浅沟槽隔离结构的制造中，在芯片中形成不同积分的有源区域。 通过程序分析，根据电路设计计算芯片中有源区域的积分。 集成度最高的有源区域之一被用作基础，在其他有源区域中形成虚拟台面以调整芯片的集成。

    Method for forming shallow trench isolation
    4.
    发明授权
    Method for forming shallow trench isolation 有权
    形成浅沟槽隔离的方法

    公开(公告)号：US06200880B1

    公开(公告)日：2001-03-13

    申请号：US09192877

    申请日：1998-11-16

    申请人： Sun-Chieh Chien ,  Chien-Li Kuo ,  Tzung-Han Lee ,  Wei-Wu Liao

    发明人： Sun-Chieh Chien ,  Chien-Li Kuo ,  Tzung-Han Lee ,  Wei-Wu Liao

    IPC分类号： H01L2176

    CPC分类号： H01L21/76224 ,  Y10S438/978

    摘要： A method for forming a shallow trench isolation used to isolate a device is provided. A pad oxide and a mask layer are formed on a substrate and patterned. A trench is formed within the substrate under the patterned region and the trench is filled with insulator to form an insulation plug, which is a shallow trench isolation. A dielectric layer is formed on the whole substrate surface to cover the device region and the insulation plug.

    摘要翻译： 提供了用于形成用于隔离器件的浅沟槽隔离的方法。 衬底氧化物和掩模层形成在衬底上并被图案化。 在图案化区域之下的衬底内形成沟槽，并且沟槽填充绝缘体以形成绝缘插头，其是浅沟槽隔离。 在整个基板表面上形成介电层以覆盖器件区域和绝缘插头。

    Method for reducing resistance of contact window
    5.
    发明授权
    Method for reducing resistance of contact window 有权
    降低接触窗电阻的方法

    公开(公告)号：US06159850A

    公开(公告)日：2000-12-12

    申请号：US130944

    申请日：1998-08-07

    申请人： Tzung-Han Lee ,  Chien-Li Kuo

    发明人： Tzung-Han Lee ,  Chien-Li Kuo

    IPC分类号： H01L21/285 ,  H01L21/60 ,  H01L21/44

    CPC分类号： H01L21/76897 ,  H01L21/28512

    摘要： A method of reducing resistance of a contact. A semiconductor substrate having at least a conductive lines formed thereon is provided. A self-aligned contact window is formed to expose a part of the substrate. A recess with a ragged surface is formed on the exposed part of substrate within the contact window.

    摘要翻译： 降低接触电阻的方法。 提供了至少形成有导线的半导体基板。 形成自对准的接触窗以露出基底的一部分。 在接触窗内的基板的暴露部分上形成具有不规则表面的凹部。

    Method for fabricating through-silicon via structure
    6.
    发明授权
    Method for fabricating through-silicon via structure 有权
    通硅结构制造方法

    公开(公告)号：US08202766B2

    公开(公告)日：2012-06-19

    申请号：US12487665

    申请日：2009-06-19

    申请人： Chien-Li Kuo

    发明人： Chien-Li Kuo

    IPC分类号： H01L21/768 ,  H01L21/56

    CPC分类号： H01L21/76898

    摘要： A method for fabricating through-silicon via structure includes the steps of: providing a semiconductor substrate; forming at least one semiconductor device on surface of the semiconductor substrate; forming a dielectric layer on the semiconductor device, in which the dielectric layer includes at least one via hole; forming a first conductive layer on the dielectric layer and filling the via hole; performing an etching process to form a through-silicon via in the first conductive layer, the dielectric layer, and the semiconductor substrate; depositing a second conductive layer in the through-silicon via and partially on the first conductive layer; and planarizing a portion of the second conductive layer until reaching the surface of the first conductive layer.

    摘要翻译： 一种用于制造穿硅通孔结构的方法包括以下步骤：提供半导体衬底; 在所述半导体衬底的表面上形成至少一个半导体器件; 在所述半导体器件上形成电介质层，其中所述电介质层包括至少一个通孔; 在所述电介质层上形成第一导电层并填充所述通孔; 在所述第一导电层，所述电介质层和所述半导体衬底中进行蚀刻工艺以形成贯通硅通孔; 在所述穿硅通孔中并部分地在所述第一导电层上沉积第二导电层; 以及平坦化所述第二导电层的一部分直到到达所述第一导电层的表面。

    Electrical fuse structure
    10.
    发明授权
    Electrical fuse structure 有权
    电熔丝结构

    公开(公告)号：US08026573B2

    公开(公告)日：2011-09-27

    申请号：US12335510

    申请日：2008-12-15

    申请人： Chien-Li Kuo ,  Yung-Chang Lin ,  Kuei-Sheng Wu ,  San-Fu Lin

    发明人： Chien-Li Kuo ,  Yung-Chang Lin ,  Kuei-Sheng Wu ,  San-Fu Lin

    IPC分类号： H01L23/52

    CPC分类号： H01L23/5256 ,  H01L2924/0002 ,  H01L2924/00

    摘要： An electrical fuse structure is disclosed. The electrical fuse structure includes a fuse element disposed on surface of a semiconductor substrate, a cathode electrically connected to one end of the fuse element, and an anode electrically connected to another end of the fuse element. Specifically, a compressive stress layer is disposed on at least a portion of the fuse element.

    摘要翻译： 公开了电熔丝结构。 电熔丝结构包括设置在半导体衬底的表面上的熔丝元件，与熔丝元件的一端电连接的阴极以及与熔丝元件的另一端电连接的阳极。 具体而言，压电应力层设置在熔丝元件的至少一部分上。