公开(公告)号：US6007953A

公开(公告)日：1999-12-28

申请号：US98249

申请日：1998-06-16

申请人： Tzung-Han Lee ,  Chi-Fa Ku ,  Army Chung ,  Chien-Li Kuo

发明人： Tzung-Han Lee ,  Chi-Fa Ku ,  Army Chung ,  Chien-Li Kuo

IPC分类号： G03F7/20 ,  H01L23/544 ,  G03F9/00

CPC分类号： H01L23/544 ,  G03F7/2028 ,  H01L2223/54453 ,  H01L2924/0002

摘要： The invention provides a method of avoiding peeling on the wafer edge and the mark number. The method uses a design rule to expose the multi-layer on a wafer. The limit and the scope of the exposed distance are taken to ensure the polysilicon layers and the metal layers are covered by the dielectric layer after exposure. The polysilicon layers or the metal layers don't unclothe from the overlarge distance at the exposed dielectric layer, so the next structure formed on the exposed dielectric layer doesn't peeling from contacting with the polysilicon layer or the metal layer. The invention avoids to contaminate the wafer and the machine after the particles forming from peeling.

摘要翻译： 本发明提供一种避免晶片边缘剥离和标记号的方法。 该方法使用设计规则在晶片上暴露多层。 采取暴露距离的极限和范围来确保暴露后多晶硅层和金属层被电介质层覆盖。 多晶硅层或金属层不会从暴露的电介质层的较大距离脱落，因此在暴露的电介质层上形成的下一个结构不会与多晶硅层或金属层接触而剥离。 本发明避免了在从剥离形成颗粒之后污染晶片和机器。

公开(公告)号：US06200880B1

公开(公告)日：2001-03-13

申请号：US09192877

申请日：1998-11-16

申请人： Sun-Chieh Chien ,  Chien-Li Kuo ,  Tzung-Han Lee ,  Wei-Wu Liao

发明人： Sun-Chieh Chien ,  Chien-Li Kuo ,  Tzung-Han Lee ,  Wei-Wu Liao

IPC分类号： H01L2176

CPC分类号： H01L21/76224 ,  Y10S438/978

摘要： A method for forming a shallow trench isolation used to isolate a device is provided. A pad oxide and a mask layer are formed on a substrate and patterned. A trench is formed within the substrate under the patterned region and the trench is filled with insulator to form an insulation plug, which is a shallow trench isolation. A dielectric layer is formed on the whole substrate surface to cover the device region and the insulation plug.

摘要翻译： 提供了用于形成用于隔离器件的浅沟槽隔离的方法。 衬底氧化物和掩模层形成在衬底上并被图案化。 在图案化区域之下的衬底内形成沟槽，并且沟槽填充绝缘体以形成绝缘插头，其是浅沟槽隔离。 在整个基板表面上形成介电层以覆盖器件区域和绝缘插头。

公开(公告)号：US06284647B1

公开(公告)日：2001-09-04

申请号：US09216022

申请日：1998-12-16

申请人： Sun-Chieh Chien ,  Chien-Li Kuo ,  Tzung-Han Lee ,  Wei-Wu Liao

发明人： Sun-Chieh Chien ,  Chien-Li Kuo ,  Tzung-Han Lee ,  Wei-Wu Liao

IPC分类号： H01L214163

CPC分类号： H01L21/76229 ,  Y10S438/926

摘要： A method of enhancing chemical mechanical polishing uniformity is provided. In the fabrication of a shallow trench isolation structure, there are active area regions with different integration formed in a chip. The integration of the active area regions in the chip is computed according circuit designs by a program analysis. One of the active area regions with the highest integration is used as a basis, dummy mesas are formed in the other active area regions to adjust the integration of the chip.

摘要翻译： 提供了增强化学机械抛光均匀性的方法。 在浅沟槽隔离结构的制造中，在芯片中形成不同积分的有源区域。 通过程序分析，根据电路设计计算芯片中有源区域的积分。 集成度最高的有源区域之一被用作基础，在其他有源区域中形成虚拟台面以调整芯片的集成。

公开(公告)号：US06159850A

公开(公告)日：2000-12-12

申请号：US130944

申请日：1998-08-07

申请人： Tzung-Han Lee ,  Chien-Li Kuo

发明人： Tzung-Han Lee ,  Chien-Li Kuo

IPC分类号： H01L21/285 ,  H01L21/60 ,  H01L21/44

CPC分类号： H01L21/76897 ,  H01L21/28512

摘要： A method of reducing resistance of a contact. A semiconductor substrate having at least a conductive lines formed thereon is provided. A self-aligned contact window is formed to expose a part of the substrate. A recess with a ragged surface is formed on the exposed part of substrate within the contact window.

摘要翻译： 降低接触电阻的方法。 提供了至少形成有导线的半导体基板。 形成自对准的接触窗以露出基底的一部分。 在接触窗内的基板的暴露部分上形成具有不规则表面的凹部。

公开(公告)号：US06281081B1

公开(公告)日：2001-08-28

申请号：US09192042

申请日：1998-11-13

申请人： Sun-Chieh Chien ,  Chien-Li Kuo ,  Tzung-Han Lee ,  Wei-Wu Liao

发明人： Sun-Chieh Chien ,  Chien-Li Kuo ,  Tzung-Han Lee ,  Wei-Wu Liao

IPC分类号： H01L21336

CPC分类号： H01L21/76224

摘要： An ion implantation method useful for fabricating shallow trench isolation structureimplants phosphorus ions instead of arsenic ions into a substrate when the source/drain regions of an NMOS device are doped. Alternatively, low energy ions are used in the ion implantation for forming the source/drain regions of an NMOS device. Consequently lattice dislocations of the crystal structure within a substrate is reduced and unwanted device leakage current is eliminated.

摘要翻译： 当掺杂NMOS器件的源/漏区时，用于制造浅沟槽隔离结构的离子注入方法将磷离子代替砷离子代入衬底。 或者，在离子注入中使用低能离子来形成NMOS器件的源/漏区。 因此，衬底内的晶体结构的晶格位错减少，并且不需要器件漏电流。

公开(公告)号：US20130146954A1

公开(公告)日：2013-06-13

申请号：US13429448

申请日：2012-03-26

申请人： Tzung-Han Lee ,  Chung-Lin Huang ,  Ron Fu Chu

发明人： Tzung-Han Lee ,  Chung-Lin Huang ,  Ron Fu Chu

IPC分类号： H01L27/088 ,  H01L21/336

CPC分类号： H01L27/0207 ,  H01L27/10876 ,  H01L27/10885

摘要： The present invention provides a memory array including a substrate, an isolation region, a plurality of active regions, a plurality of buried bit lines, a plurality of word lines, a plurality of drain regions and a plurality of capacitors. The isolation region and the active regions are disposed in the substrate and the active regions are encompassed and isolated by the isolation region. The buried bit lines are disposed in the substrate and extend in the second direction. The word lines are disposed in the substrate extend in the first direction. The drain regions are disposed in the active region not covered by the word lines. The capacitors are disposed on the substrate and electrically connected to the drain regions.

摘要翻译： 本发明提供了一种存储器阵列，其包括衬底，隔离区，多个有源区，多个掩埋位线，多个字线，多个漏极区和多个电容。 隔离区域和有源区域设置在衬底中，并且有源区域被隔离区域包围和隔离。 掩埋位线设置在基板中并沿第二方向延伸。 字线设置在基板中沿第一方向延伸。 漏极区域设置在未被字线覆盖的有源区域中。 电容器设置在基板上并电连接到漏极区域。

公开(公告)号：US08309998B2

公开(公告)日：2012-11-13

申请号：US13102039

申请日：2011-05-05

申请人： Tzung-Han Lee ,  Chung-Yuan Lee

发明人： Tzung-Han Lee ,  Chung-Yuan Lee

IPC分类号： H01L27/108

CPC分类号： H01L29/7841 ,  H01L27/10802 ,  H01L29/66666 ,  H01L29/7827

摘要： A memory structure having a floating body is provided, which includes a substrate including an active area and an isolation structure surrounding the active area, a first source/drain region in the substrate in the active area, a first floating body in the substrate above the first source/drain region, a second floating body on the first floating body, a second source/drain region on the second floating body, and a trench-type gate structure in the substrate and beside the first floating body. A method of fabricating a memory structure having a floating body is also provided.

摘要翻译： 提供一种具有浮体的存储器结构，其包括：衬底，其包括有源区域和围绕有源区域的隔离结构;有源区域中的衬底中的第一源极/漏极区域;位于衬底中的第一浮置体 第一源极/漏极区域，第一浮体上的第二浮体，第二浮体上的第二源极/漏极区域，以及衬底中的沟槽型栅极结构以及第一浮体旁边。 还提供了一种制造具有浮体的存储结构的方法。

公开(公告)号：US07960241B2

公开(公告)日：2011-06-14

申请号：US12698322

申请日：2010-02-02

申请人： Shin-Bin Huang ,  Tzung-Han Lee ,  Chung-Lin Huang

发明人： Shin-Bin Huang ,  Tzung-Han Lee ,  Chung-Lin Huang

IPC分类号： H01L21/20

CPC分类号： H01L27/10852 ,  H01L28/90

摘要： A manufacturing method for double-side capacitor of stack DRAM has steps of: forming a sacrificial structure in the isolating trench and the capacitor trenches; forming a first covering layer and a second covering layer on the sacrificial structure; modifying a part of the second covering layer; removing the un-modified second covering layer and the first covering layer to expose the sacrificial structure; removing the exposed part of the sacrificial structure to expose the electrode layer; removing the exposed electrode layer to expose the oxide layer; and removing the oxide layer and sacrificial structure to form the double-side capacitors.

摘要翻译： 堆叠DRAM的双面电容器的制造方法具有以下步骤：在隔离沟槽和电容器沟槽中形成牺牲结构; 在所述牺牲结构上形成第一覆盖层和第二覆盖层; 修改第二覆盖层的一部分; 去除未改性的第二覆盖层和第一覆盖层以暴露牺牲结构; 去除所述牺牲结构的暴露部分以暴露所述电极层; 去除暴露的电极层以暴露氧化物层; 并去除氧化物层和牺牲结构以形成双面电容器。

公开(公告)号：US07633109B2

公开(公告)日：2009-12-15

申请号：US11965769

申请日：2007-12-28

申请人： Tzung-Han Lee ,  Chih-Hao Cheng ,  Te-Yin Chen ,  Chung-Yuan Lee ,  En-Jui Li

发明人： Tzung-Han Lee ,  Chih-Hao Cheng ,  Te-Yin Chen ,  Chung-Yuan Lee ,  En-Jui Li

IPC分类号： H01L27/108 ,  H01L29/76

CPC分类号： H01L29/66621 ,  H01L27/10823 ,  H01L27/10829 ,  H01L27/10876 ,  H01L29/4236

摘要： A DRAM structure has a substrate, a buried transistor with a fin structure, a trench capacitor, and a surface strap on the surface of the substrate. The surface strap is used to electrically connect a drain region to the trench capacitor.

摘要翻译： DRAM结构具有衬底，具有翅片结构的埋入晶体管，沟槽电容器和衬底表面上的表面带。 表面带用于将漏极区域电连接到沟槽电容器。

公开(公告)号：US07615443B2

公开(公告)日：2009-11-10

申请号：US12030210

申请日：2008-02-13

申请人： Chih-Hao Cheng ,  Tzung-Han Lee

发明人： Chih-Hao Cheng ,  Tzung-Han Lee

IPC分类号： H01L21/8242

CPC分类号： H01L29/66795 ,  H01L27/10876 ,  H01L27/10879

摘要： The invention discloses a method of forming a finFET device. A hard mask layer is formed on an active area of a semiconductor substrate. A portion of the hard mask layer is etched to form a recess. A conformal gate defining layer is deposited on the recess and a tilt angle ion implantation process is performed. A part of the gate defining layer is removed to define a fin pattern. The fin pattern is subsequently transferred to the hard mask layer. The patterned hard mask layer having the fin pattern is utilized as an etching mask, and the semiconductor substrate is etched to form a fin structure.

摘要翻译： 本发明公开了一种形成finFET器件的方法。 在半导体衬底的有源区上形成硬掩模层。 硬掩模层的一部分被蚀刻以形成凹部。 在凹槽上沉积保形栅极限定层，并执行倾斜角度离子注入工艺。 去除栅极限定层的一部分以限定鳍状图案。 翅片图案随后转移到硬掩模层。 将具有翅片图案的图案化的硬掩模层用作蚀刻掩模，并且蚀刻半导体衬底以形成翅片结构。