公开(公告)号：US5875152A

公开(公告)日：1999-02-23

申请号：US751513

申请日：1996-11-15

申请人： Yin-Shang Liu ,  Kuen-Long Chang ,  Chun-Hsiung Hung ,  Weitong Chuang ,  Ray-Lin Wan

发明人： Yin-Shang Liu ,  Kuen-Long Chang ,  Chun-Hsiung Hung ,  Weitong Chuang ,  Ray-Lin Wan

IPC分类号： G11C11/41 ,  G11C7/22 ,  G11C8/18 ,  H03K5/1534 ,  G11C8/00 ,  H03K5/22

CPC分类号： H03K5/1534 ,  G11C7/22 ,  G11C8/18

摘要： The present invention provides a new (ATD) address transition detection circuit for use on an address bus having any number of address lines. An ATD circuit is disclosed which comprises a first and second circuit and an interval timer. The first circuit has a first and second input and an output. The first circuit receives, at the first input, a change signal corresponding to transitions in one or more addresses of an address bus. In response, the output of the first circuit transitions from an initial first state to a second state. The first circuit is also responsive to a reset command at the second input to return the output to the first state. The interval timer has an output coupled to the second input of the first circuit and an input. The interval timer responsive to an initialize command at the input initiates a timed interval and after the timed interval generates the reset command at the output. The second circuit has an output coupled to the input of the interval timer and an input. The second circuit responsive to the change signal at the input generates an initialize command at the output. The circuit provides a second state at the output of the first circuit, for all including the last received in a series of change signals. This assures that all address transitions have been detected before a memory access is allowed.

摘要翻译： 本发明提供一种新的（ATD）地址转换检测电路，用于具有任意数量的地址线的地址总线。 公开了一种包括第一和第二电路和间隔定时器的ATD电路。 第一电路具有第一和第二输入和输出。 第一电路在第一输入端接收对应于地址总线的一个或多个地址中的转变的改变信号。 作为响应，第一电路的输出从初始第一状态转变到第二状态。 第一电路还响应于第二输入端的复位命令将输出返回到第一状态。 间隔定时器具有耦合到第一电路的第二输入和输入的输出。 响应于输入的初始化命令的间隔定时器启动定时间隔，并且在定时间隔之后在输出端产生复位命令。 第二电路具有耦合到间隔定时器和输入的输入的输出。 响应于输入端的变化信号的第二电路在输出端产生初始化命令。 该电路在第一电路的输出处提供第二状态，包括在一系列变化信号中最后接收的信号。 这确保在允许存储器访问之前已经检测到所有地址转换。

公开(公告)号：US6031757A

公开(公告)日：2000-02-29

申请号：US825879

申请日：1997-04-02

申请人： Weitong Chuang ,  Chun-Hsiung Hung ,  Kuen-Long Chang ,  Yin-Shang Liu ,  Yao-Wu Cheng

发明人： Weitong Chuang ,  Chun-Hsiung Hung ,  Kuen-Long Chang ,  Yin-Shang Liu ,  Yao-Wu Cheng

IPC分类号： G11C16/22 ,  G11C16/04

CPC分类号： G11C16/22

摘要： A user-programmable write protection scheme provides flexibility and superior write protect features for an integrated circuit memory which comprises an array of non-volatile erasable and programmable memory cells, including a plurality of sectors. Command logic detects command sequences indicating operations for the array, including a program operation, a sector erase operation, a read operation, a sector lock operation, and a sector unlock operation. The sector protect logic includes sector lock memory, including non-volatile memory cells that store sector lock signals for at least one sector in the array. Among other functions, the sector protect logic: 1) inhibits sector erase and program operations to a particular sector in response to a set sector lock signal corresponding to the particular sector, and to a first state of control signals in the set of control signals; 2) enables sector erase and program operations in response to a reset sector lock signal corresponding to the particular sector, and to the first state of control signals in the set of control signals; 3) inhibits sector erase and program operations to the particular sector independent of the sector lock signal in response to a second state of control signals in the set of control signals; and 4) enables sector erase and program operations independent of the sector lock signal in response to a third state of control signals in the set of control signals.

摘要翻译： PCT No.PCT / US96 / 18674 Sec。 371日期1997年4月2日 102（e）日期1997年4月2日PCT提交1996年11月22日PCT公布。 第WO98 / 22950号公报 日期1998年5月28日用户可编程写保护方案为集成电路存储器提供灵活性和出色的写保护功能，其包括包括多个扇区的非易失性可擦除和可编程存储器单元的阵列。 命令逻辑检测指示阵列的操作的命令序列，包括程序操作，扇区擦除操作，读取操作，扇区锁定操作和扇区解锁操作。 扇区保护逻辑包括扇区锁定存储器，包括存储阵列中的至少一个扇区的扇区锁定信号的非易失性存储器单元。 在其他功能中，扇区保护逻辑：1）响应于对应于特定扇区的设置扇区锁定信号，以及控制信号组中的控制信号的第一状态，禁止对特定扇区的扇区擦除和编程操作; 2）响应于对应于特定扇区的复位扇区锁定信号和控制信号组中的控制信号的第一状态使能扇区擦除和编程操作; 3）响应于该组控制信号中的控制信号的第二状态，禁止与扇区锁定信号无关的扇区擦除和编程操作到特定扇区; 和4）响应于该组控制信号中的控制信号的第三状态，使扇区擦除和编程操作独立于扇区锁定信号。

公开(公告)号：US06188590B1

公开(公告)日：2001-02-13

申请号：US08860151

申请日：1997-06-17

申请人： Kuen-Long Chang ,  Chun-Hsiung Hung ,  Weitong Chuang

发明人： Kuen-Long Chang ,  Chun-Hsiung Hung ,  Weitong Chuang

IPC分类号： H02M318

CPC分类号： H02M3/073 ,  H02M2003/076

摘要： The present invention discloses a regulator system (112) for regulating the output current and voltage (Vout) of a charge pump circuit (104). It is observed that the output current and voltage (Vout) of a charge pump circuit (104) can be regulated by varying the amplitude and frequency of a set of clock signals (modulated clocks). The present invention comprises means (decoders 1, 2; AM, FM units) for generating a set of control signals (VAD1-VFDn) as the function of the output current and voltage (Vout). The set of control signals (VAD1-VFDn) is coupled to a clock signal generation circuit (130) that generates a set of clock signals (modulated clocks) having a magnitude and a frequency depending on this set of at least one control signal. This set of clock signals (modulated clocks) is then used to drive the charge pump circuit (104). It is found that this regulator circuit (112) consumes less power than prior art regulator circuits.

摘要翻译： 本发明公开了一种用于调节电荷泵电路（104）的输出电流和电压（Vout）的调节器系统（112）。 观察到可以通过改变一组时钟信号（调制时钟）的幅度和频率来调节电荷泵电路（104）的输出电流和电压（Vout）。 本发明包括用于产生作为输出电流和电压（Vout）的函数的一组控制信号（VAD1-VFDn）的装置（解码器1,2，AM，FM单元）。 该组控制信号（VAD1-VFDn）耦合到时钟信号产生电路（130），该时钟信号产生电路产生具有取决于该组至少一个控制信号的幅度和频率的一组时钟信号（调制时钟）。 然后，该组时钟信号（调制时钟）用于驱动电荷泵电路（104）。 发现该调节器电路（112）比现有技术的调节器电路消耗更少的功率。

公开(公告)号：US6002630A

公开(公告)日：1999-12-14

申请号：US29945

申请日：1998-03-04

申请人： Weitong Chuang ,  Chun-Hsiung Hung ,  Kuen-Long Chang

发明人： Weitong Chuang ,  Chun-Hsiung Hung ,  Kuen-Long Chang

IPC分类号： G11C5/14 ,  G11C8/08 ,  G11C7/00

CPC分类号： G11C8/08 ,  G11C5/145 ,  G11C5/147

摘要： An on chip voltage generation circuit suitable for use on integrated circuits such as flash memory devices with a low power supply voltage (e.g., 2.7 to 3.6 volts) includes a sense circuit on the integrated circuit which generates an output indicating a level of the supply voltage. The on chip voltage supply circuit generates the on chip voltage in response to the output of the sense circuit and the supply voltage. The sense circuit output indicates the level of the supply voltage so that the on chip voltage supply circuit is able to adapt the amount of boosting utilized to produce the on chip voltage in response. The on chip voltage supply circuit generates the word line voltage at a node coupled to word line driving circuits in the device.

摘要翻译： PCT No.PCT / US97 / 21513 Sec。 371日期：1998年3月4日 102（e）1998年3月4日PCT PCT 1997年11月21日PCT公布。 公开号WO99 /​​ 27537 日期1999年6月3日适用于诸如具有低电源电压（例如2.7至3.6伏特）的闪存器件的集成电路的片上电压产生电路包括集成电路上的感测电路，其产生指示 电源电压。 片上电压供应电路响应于感测电路的输出和电源电压而产生片上电压。 感测电路输出表示电源电压的电平，使得片上电压供应电路能够适应用于产生片上电压的升压量。 片上电压供应电路在耦合到器件中的字线驱动电路的节点处产生字线电压。

公开(公告)号：US08982640B2

公开(公告)日：2015-03-17

申请号：US13426985

申请日：2012-03-22

申请人： Chun Hsiung Hung ,  Bo-Chang Wu ,  Kuen-Long Chang ,  Ken-Hui Chen

发明人： Chun Hsiung Hung ,  Bo-Chang Wu ,  Kuen-Long Chang ,  Ken-Hui Chen

IPC分类号： G11C11/34

CPC分类号： G11C16/3431 ,  G11C16/14 ,  G11C16/3418 ,  G11C16/344

摘要： A nonvolatile memory array is divided into multiple memory groups. The nonvolatile memory array receives an erase command to erase a first set of the memory groups, and not a second set of the memory groups. The control circuitry is responsive to the erase command to erase the first set of memory groups, by applying a recovery bias arrangement that adjusts threshold voltages of memory cells in at least one memory group of the second set of memory groups. By applying the recovery bias arrangement to memory cells in at least one memory group of the second set of memory groups, erase disturb is corrected during the recovery bias arrangement, at least in part.

摘要翻译： 非易失性存储器阵列被分成多个存储器组。 非易失性存储器阵列接收擦除命令以擦除第一组存储器组，而不是第二组存储器组。 控制电路响应于擦除命令来擦除第一组存储器组，通过应用恢复偏压布置来调整第二组存储器组的至少一个存储器组中的存储器单元的阈值电压。 通过将恢复偏压装置应用于第二组存储器组的至少一个存储器组中的存储器单元，至少部分地在恢复偏压装置期间校正擦除干扰。

公开(公告)号：US08797802B2

公开(公告)日：2014-08-05

申请号：US13536555

申请日：2012-06-28

申请人： Chun-Hsiung Hung ,  Kuen-Long Chang ,  Ken-Hui Chen ,  Nai-Ping Kuo ,  Chin-Hung Chang ,  Chang-Ting Chen

发明人： Chun-Hsiung Hung ,  Kuen-Long Chang ,  Ken-Hui Chen ,  Nai-Ping Kuo ,  Chin-Hung Chang ,  Chang-Ting Chen

IPC分类号： G11C11/34

CPC分类号： G11C16/16 ,  G11C16/0483 ,  G11C16/14 ,  G11C29/34 ,  G11C2029/2602

摘要： A nonvolatile memory array has a multiple erase procedures of different durations. A block of memory cells of the array can be erased by one of the different erase procedures.

摘要翻译： 非易失性存储器阵列具有不同持续时间的多个擦除过程。 可以通过不同的擦除过程之一来擦除阵列的存储器单元的块。

公开(公告)号：US08677100B2

公开(公告)日：2014-03-18

申请号：US12813395

申请日：2010-06-10

申请人： Yulan Kuo ,  Kuen-Long Chang ,  Chun-Hsiung Hung

发明人： Yulan Kuo ,  Kuen-Long Chang ,  Chun-Hsiung Hung

IPC分类号： G06F9/34

CPC分类号： G06F9/30076 ,  G06F9/30189 ,  G06F9/342

摘要： An integrated circuit memory device has a memory array and control logic with at least a first addressing mode in which the instruction includes a first instruction code and an address of a first length; and a second addressing mode in which the instruction includes the first instruction code and an address of a second length. The first length of the address is different from the second length of the address.

摘要翻译： 集成电路存储器件具有存储器阵列和具有至少第一寻址模式的控制逻辑，其中指令包括第一指令代码和第一长度的地址; 以及第二寻址模式，其中指令包括第一指令代码和第二长度的地址。 地址的第一个长度与地址的第二个长度不同。

公开(公告)号：US20130326184A1

公开(公告)日：2013-12-05

申请号：US13584393

申请日：2012-08-13

申请人： Yu-Meng Chaung ,  Chun-Hsiung Hung ,  Kuen-Long Chang ,  Ken-Hui Chen ,  Nai-Ping Kuo

发明人： Yu-Meng Chaung ,  Chun-Hsiung Hung ,  Kuen-Long Chang ,  Ken-Hui Chen ,  Nai-Ping Kuo

IPC分类号： G06F12/00

CPC分类号： G11C7/1072 ,  G11C7/1066 ,  G11C7/222 ,  G11C2207/104

摘要： A memory apparatus includes a host device and a slave device. The host device stores verification data. The slave device includes a memory unit, a control unit, and a logic unit. The control unit drives the memory unit to provide storage data in a data transmission sub-period, and further provides a control signal, indicating the first verification data, in a dummy sub-period. The logic unit provides first preamble data, indicating substantially a same data value as the verification data, in the dummy sub-period in response to the first control signal. The preamble data and the storage data are transmitted according to an internal clock signal. The host device samples the first preamble data according to an external clock signal, and determines whether the external and the internal clock signals are synchronized by comparing the first preamble data and the first verification data.

摘要翻译： 存储装置包括主机装置和从装置。 主机设备存储验证数据。 从设备包括存储器单元，控制单元和逻辑单元。 控制单元驱动存储单元以在数据传输子时段中提供存储数据，并且还在虚拟子周期中提供指示第一验证数据的控制信号。 逻辑单元响应于第一控制信号，在虚拟子周期中提供与验证数据基本上相同的数据值的第一前同步码数据。 前导码数据和存储数据根据内部时钟信号发送。 主机设备根据外部时钟信号对第一前同步码数据进行采样，并且通过比较第一前导码数据和第一验证数据来确定外部和内部时钟信号是否被同步。

公开(公告)号：US20120262987A1

公开(公告)日：2012-10-18

申请号：US13308266

申请日：2011-11-30

申请人： Nai-Ping Kuo ,  Su-Chueh Lo ,  Kuen-Long Chang ,  Chun-Hsiung Hung ,  Chia-Feng Cheng ,  Ken-Hui Chen ,  Yu-Chen Wang

发明人： Nai-Ping Kuo ,  Su-Chueh Lo ,  Kuen-Long Chang ,  Chun-Hsiung Hung ,  Chia-Feng Cheng ,  Ken-Hui Chen ,  Yu-Chen Wang

IPC分类号： G11C16/10

CPC分类号： G11C16/3409 ,  G11C11/5635 ,  G11C16/0483 ,  G11C16/14

摘要： Techniques are described herein for detecting and recovering over-erased memory cells in a flash memory device. In one embodiment, a flash memory device includes a memory array including a plurality of blocks of memory cells. The device also includes a command interface to receive a command from a source external to the memory device. The device also includes a controller including logic to perform a leakage-suppression process in response to the command. The leakage-suppression process includes performing a soft program operation to increase a threshold voltage of one or more over-erased memory cells in a given block of memory cells and establish an erased state.

摘要翻译： 本文描述了用于检测和恢复闪存设备中的过擦除存储器单元的技术。 在一个实施例中，闪存器件包括包括多个存储单元块的存储器阵列。 该设备还包括用于从存储设备外部的源接收命令的命令接口。 该装置还包括控制器，其包括响应于该命令执行泄漏抑制处理的逻辑。 泄漏抑制处理包括执行软程序操作以增加给定的存储单元块中的一个或多个过擦除存储器单元的阈值电压并建立擦除状态。

公开(公告)号：US08264900B2

公开(公告)日：2012-09-11

申请号：US13300141

申请日：2011-11-18

申请人： Yung-Feng Lin ,  Kuen-Long Chang ,  Chun-Hsiung Hung

发明人： Yung-Feng Lin ,  Kuen-Long Chang ,  Chun-Hsiung Hung

IPC分类号： G11C7/00

CPC分类号： G11C7/1048 ,  G11C16/28

摘要： Over-erasure induced noise on a data line in a nonvolatile memory that couples into an adjacent data line is mitigated by using twisted data lines and differential sensing amplifiers. Noise coupled into data lines is compensated by similar noise coupled into reference data lines and cancelled in the differential sensing amplifiers.

摘要翻译： 通过使用扭曲的数据线和差分感测放大器来减轻耦合到相邻数据线的非易失性存储器中的数据线上的过度擦除感应噪声。 耦合到数据线中的噪声由耦合到参考数据线中的相似噪声补偿并在差分感测放大器中被消除。