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    Wide-range multi-phase clock generator
    7.
    发明授权
    Wide-range multi-phase clock generator 有权
    宽范围多相时钟发生器

    公开(公告)号：US07319345B2

    公开(公告)日：2008-01-15

    申请号：US11001865

    申请日：2004-12-01

    申请人： Ramin Farjad-rad ,  John W. Poulton ,  John Eble ,  Thomas H. Greer, III ,  Robert Palmer

    发明人： Ramin Farjad-rad ,  John W. Poulton ,  John Eble ,  Thomas H. Greer, III ,  Robert Palmer

    IPC分类号： H03K17/00

    CPC分类号： G06F1/06 ,  G06F1/04 ,  H03L7/0812 ,  H03L7/0995 ,  H03L7/0998

    摘要： A wide-range multi-phase clock generator having a first clock generating circuit, a frequency divider circuit, and a plurality of multiplexers. The first clock generating circuit generates a plurality of first clock signals, each having a first frequency and a respective one of a plurality of different phase angles. The frequency divider circuit receives the plurality of first clock signals from the first clock generating circuit, and generates a plurality of second clock signals, each having a second frequency and a respective one of the plurality of different phase angles. The multiplexers each have a first input coupled to receive a respective one of the first clock signals and a second input coupled to receive a respective one of the second clock signals having substantially the same phase angle as the one of the first clock signals.

    摘要翻译： 一种具有第一时钟发生电路，分频器电路和多个多路复用器的宽范围多相时钟发生器。 第一时钟产生电路产生多个第一时钟信号，每个第一时钟信号具有第一频率和多个不同相位角中的相应一个。 分频器电路从第一时钟发生电路接收多个第一时钟信号，并产生多个第二时钟信号，每个具有第二频率和多个不同相位角中的相应一个。 多路复用器各自具有耦合以接收第一时钟信号中的相应一个的第一输入和耦合以接收具有与第一时钟信号之一基本相同的相位角的第二时钟信号中的相应一个的第二输入。

    Power supply noise rejection in PLL or DLL circuits
    8.
    发明授权
    Power supply noise rejection in PLL or DLL circuits 有权
    PLL或DLL电路中的电源噪声抑制

    公开(公告)号：US07812653B2

    公开(公告)日：2010-10-12

    申请号：US12401060

    申请日：2009-03-10

    申请人： John Wood Poulton ,  Thomas H. Greer, III

    发明人： John Wood Poulton ,  Thomas H. Greer, III

    IPC分类号： H03L7/06

    CPC分类号： H03L7/099 ,  H03L7/0812 ,  H03L7/0995

    摘要： A phase controller can be part of a phase-locked loop (PLL) or a delay-locked loop (DLL). The phase controller includes first and second regulators. The first regulator provides power supply noise rejection while the second regulator provides phase and frequency lock.

    摘要翻译： 相位控制器可以是锁相环（PLL）或延迟锁定环（DLL）的一部分。 相位控制器包括第一和第二调节器。 第一个稳压器提供电源噪声抑制，而第二个稳压器提供相位和频率锁定。

    Power supply noise rejection in PLL or DLL circuits
    9.
    发明授权
    Power supply noise rejection in PLL or DLL circuits 有权
    PLL或DLL电路中的电源噪声抑制

    公开(公告)号：US07501867B2

    公开(公告)日：2009-03-10

    申请号：US11520972

    申请日：2006-09-14

    申请人： John Wood Poulton ,  Thomas H. Greer, III

    发明人： John Wood Poulton ,  Thomas H. Greer, III

    IPC分类号： H03L7/06

    CPC分类号： H03L7/099 ,  H03L7/0812 ,  H03L7/0995

    摘要： A phase controller can be part of a phase-locked loop (PLL) or a delay-locked loop (DLL). The phase controller includes first and second regulators. The first regulator provides power supply noise rejection while the second regulator provides phase and frequency lock.

    摘要翻译： 相位控制器可以是锁相环（PLL）或延迟锁定环（DLL）的一部分。 相位控制器包括第一和第二调节器。 第一个稳压器提供电源噪声抑制，而第二个稳压器提供相位和频率锁定。