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公开(公告)号：US07812653B2
公开(公告)日：2010-10-12
申请号：US12401060
申请日：2009-03-10
IPC分类号： H03L7/06
CPC分类号： H03L7/099 , H03L7/0812 , H03L7/0995
摘要： A phase controller can be part of a phase-locked loop (PLL) or a delay-locked loop (DLL). The phase controller includes first and second regulators. The first regulator provides power supply noise rejection while the second regulator provides phase and frequency lock.
摘要翻译： 相位控制器可以是锁相环（PLL）或延迟锁定环（DLL）的一部分。 相位控制器包括第一和第二调节器。 第一个稳压器提供电源噪声抑制，而第二个稳压器提供相位和频率锁定。
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公开(公告)号：US07501867B2
公开(公告)日：2009-03-10
申请号：US11520972
申请日：2006-09-14
IPC分类号： H03L7/06
CPC分类号： H03L7/099 , H03L7/0812 , H03L7/0995
摘要： A phase controller can be part of a phase-locked loop (PLL) or a delay-locked loop (DLL). The phase controller includes first and second regulators. The first regulator provides power supply noise rejection while the second regulator provides phase and frequency lock.
摘要翻译： 相位控制器可以是锁相环（PLL）或延迟锁定环（DLL）的一部分。 相位控制器包括第一和第二调节器。 第一个稳压器提供电源噪声抑制，而第二个稳压器提供相位和频率锁定。
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公开(公告)号：US08111093B2
公开(公告)日：2012-02-07
申请号：US12900949
申请日：2010-10-08
IPC分类号： H03L7/06
CPC分类号： H03L7/099 , H03L7/0812 , H03L7/0995
摘要： A phase controller can be part of a phase-locked loop (PLL) or a delay-locked loop (DLL). The phase controller includes first and second regulators. The first regulator provides power supply noise rejection while the second regulator provides phase and frequency lock.
摘要翻译： 相位控制器可以是锁相环（PLL）或延迟锁定环（DLL）的一部分。 相位控制器包括第一和第二调节器。 第一个稳压器提供电源噪声抑制，而第二个稳压器提供相位和频率锁定。
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公开(公告)号：US20090231002A1
公开(公告)日：2009-09-17
申请号：US12401060
申请日：2009-03-10
IPC分类号： H03L7/06
CPC分类号： H03L7/099 , H03L7/0812 , H03L7/0995
摘要： A phase controller can be part of a phase-locked loop (PLL) or a delay-locked loop (DLL). The phase controller includes first and second regulators. The first regulator provides power supply noise rejection while the second regulator provides phase and frequency lock.
摘要翻译： 相位控制器可以是锁相环（PLL）或延迟锁定环（DLL）的一部分。 相位控制器包括第一和第二调节器。 第一个稳压器提供电源噪声抑制，而第二个稳压器提供相位和频率锁定。
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公开(公告)号：US20110025385A1
公开(公告)日：2011-02-03
申请号：US12900949
申请日：2010-10-08
IPC分类号： H03L7/06
CPC分类号： H03L7/099 , H03L7/0812 , H03L7/0995
摘要： A phase controller can be part of a phase-locked loop (PLL) or a delay-locked loop (DLL). The phase controller includes first and second regulators. The first regulator provides power supply noise rejection while the second regulator provides phase and frequency lock.
摘要翻译： 相位控制器可以是锁相环（PLL）或延迟锁定环（DLL）的一部分。 相位控制器包括第一和第二调节器。 第一个稳压器提供电源噪声抑制，而第二个稳压器提供相位和频率锁定。
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公开(公告)号：US07078979B2
公开(公告)日：2006-07-18
申请号：US11057078
申请日：2005-02-11
申请人： William J. Dally , Ramin Farjad-Rad , John W. Poulton , Thomas H. Greer, III , Hiok-Tiaq Ng , Teva J. Stone
发明人： William J. Dally , Ramin Farjad-Rad , John W. Poulton , Thomas H. Greer, III , Hiok-Tiaq Ng , Teva J. Stone
CPC分类号： H03L7/0805 , H03K3/0315 , H03K3/0322 , H03K3/354 , H03L7/07 , H03L7/0812 , H03L7/083 , H03L7/091 , H03L7/0995 , H03L7/0998 , H03L7/20 , H03L7/23 , H03L7/24
摘要： An oscillating signal in an oscillator is caused to phase shift toward the phase of an input signal coupled to the oscillating signal. The resonant frequency of the oscillator is about equal to an integer multiple of the frequency of the input signal. The input signal may be generated in a pulse generator to have an input pulse duration less than or equal to that of the oscillating signal. The oscillator circuit may be used as a filter to filter pulse width variations or to filter jitter from a reference clock. The oscillator circuit may also serve as a buffer by amplifying the input signal. Phase interpolation can be obtained by coupling at least one input signal with at least one oscillating signal.
摘要翻译： 引起振荡器中的振荡信号朝耦合到振荡信号的输入信号的相位移相。 振荡器的谐振频率约等于输入信号频率的整数倍。 可以在脉冲发生器中产生输入信号以具有小于或等于振荡信号的输入脉冲持续时间的输入脉冲持续时间。 振荡器电路可以用作滤波器以滤除脉冲宽度变化或者从参考时钟滤波抖动。 振荡器电路也可以通过放大输入信号作为缓冲器。 可以通过将至少一个输入信号与至少一个振荡信号耦合来获得相位插值。
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7.发明申请CLOCK AND DATA RECOVERY EMPLOYING PIECE-WISE ESTIMATION ON THE DERIVATIVE OF THE FREQUENCY 有权时钟和数据恢复在频率的衍生中使用一个简单的估计公开(公告)号：US20100090732A1
公开(公告)日：2010-04-15
申请号：US12441003
申请日：2007-09-05
IPC分类号： H03L7/00
CPC分类号： H04L7/0012 , H03L7/07 , H03L7/0807 , H03L7/0814 , H03L7/091 , H03L7/093 , H04L7/0008 , H04L7/0331 , H04L7/0337
摘要： A system and method for performing clock data recovery. The system sets the phase of a recovered clock signal 30 according to at least three estimates of the rate of change of an offset between the frequency of the data transmitter clock and the frequency of a receiver clock 15.
摘要翻译： 一种用于执行时钟数据恢复的系统和方法。 系统根据数据发送器时钟的频率和接收机时钟15的频率之间的偏移的变化率的至少三个估计来设置恢复的时钟信号30的相位。
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公开(公告)号：US06861916B2
公开(公告)日：2005-03-01
申请号：US10615819
申请日：2003-07-09
申请人： William J. Dally , Ramin Farjad-Rad , John W. Poulton , Thomas H. Greer, III , Hiok-Tiaq Ng , Teva J. Stone
发明人： William J. Dally , Ramin Farjad-Rad , John W. Poulton , Thomas H. Greer, III , Hiok-Tiaq Ng , Teva J. Stone
IPC分类号： H03K3/03 , H03K3/354 , H03L7/00 , H03L7/081 , H03L7/083 , H03L7/091 , H03L7/099 , H03L7/20 , H03L7/23 , H03L7/24 , H03B5/24
CPC分类号： H03L7/0805 , H03K3/0315 , H03K3/0322 , H03K3/354 , H03L7/07 , H03L7/0812 , H03L7/083 , H03L7/091 , H03L7/0995 , H03L7/0998 , H03L7/20 , H03L7/23 , H03L7/24
摘要： An oscillating signal in an oscillator is caused to phase shift toward the phase of an input signal coupled to the oscillating signal. The resonant frequency of the oscillator is about equal to an integer multiple of the frequency of the input signal. The input signal may be generated in a pulse generator to have an input pulse duration less than or equal to that of the oscillating signal. The oscillator circuit may be used as a filter to filter pulse width variations or to filter jitter from a reference clock. The oscillator circuit may also serve as a buffer by amplifying the input signal. Phase interpolation can be obtained by coupling at least one input signal with at least one oscillating signal.
摘要翻译： 引起振荡器中的振荡信号朝耦合到振荡信号的输入信号的相位移相。 振荡器的谐振频率约等于输入信号频率的整数倍。 可以在脉冲发生器中产生输入信号以具有小于或等于振荡信号的输入脉冲持续时间的输入脉冲持续时间。 振荡器电路可以用作滤波器以滤除脉冲宽度变化或者从参考时钟滤波抖动。 振荡器电路也可以通过放大输入信号作为缓冲器。 可以通过将至少一个输入信号与至少一个振荡信号耦合来获得相位插值。
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9.发明申请Clock and Data Recovery Employing Piece-Wise Estimation on the Derivative of the Frequency 有权时钟和数据恢复采用对频率微分的智慧估计公开(公告)号：US20130136220A1
公开(公告)日：2013-05-30
申请号：US13674812
申请日：2012-11-12
IPC分类号： H04L7/00
CPC分类号： H04L7/0012 , H03L7/07 , H03L7/0807 , H03L7/0814 , H03L7/091 , H03L7/093 , H04L7/0008 , H04L7/0331 , H04L7/0337
摘要： A system and method for performing clock and data recovery. The system sets the phase of a recovered clock signal according to at least three estimates of the rate of change of an offset between the frequency of the data transmitter clock and the frequency of a receiver clock.
摘要翻译： 一种用于执行时钟和数据恢复的系统和方法。 根据数据发送器时钟的频率和接收机时钟的频率之间的偏移的变化率的至少三个估计，系统设置恢复的时钟信号的相位。
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公开(公告)号：US08155174B2
公开(公告)日：2012-04-10
申请号：US12531830
申请日：2008-03-14
申请人： Jaeha Kim , Hae-Chang Lee , Thomas H. Greer, III
发明人： Jaeha Kim , Hae-Chang Lee , Thomas H. Greer, III
IPC分类号： H04B3/46
CPC分类号： H03M1/109 , G01R31/31725 , G01R31/31726 , G01R31/31727 , H03M1/66
摘要： A circuit to test phase linearity of a phase synthesizer, which synthesizes an output clock having a phase corresponding to a digital phase value input to the phase synthesizer. A digital counter provides the digital phase value to the phase synthesizer. The digital counter receives a counter clock synchronized with an input clock. The digital phase value is stepped by the digital counter, thereby shifting the frequency of the output clock. The output clock is analyzed with respect to phase linearity of the phase synthesizer to produce a phase linearity analysis output.
摘要翻译： 用于测试相位合成器的相位线性度的电路，其合成具有相应于输入到相位合成器的数字相位值的相位的输出时钟。 数字计数器向相位合成器提供数字相位值。 数字计数器接收与输入时钟同步的计数器时钟。 数字相位值由数字计数器步进，从而移位输出时钟的频率。 对相位合成器的相位线性度分析输出时钟，以产生相位线性分析输出。
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