公开(公告)号：US06788112B1

公开(公告)日：2004-09-07

申请号：US10436229

申请日：2003-05-12

申请人： Yuen H. Chan ,  Rajiv Joshi ,  Antonio R. Pelella ,  John R. Rawlins ,  Jatinder K. Wadhwa

发明人： Yuen H. Chan ,  Rajiv Joshi ,  Antonio R. Pelella ,  John R. Rawlins ,  Jatinder K. Wadhwa

IPC分类号： G01R1900

CPC分类号： G11C11/419 ,  G11C7/062 ,  G11C7/065

摘要： A sense amplifier for a memory device comprising: a first sensing stage comprising a first sensing device and a second sensing device operably connected to a first sense line and a second sense line respectively, to reduce the capacitive load on the first sense line and second sense line. A source terminal of the sensing device is connected to a switchable current sink with drain terminal thereof connected to an input of a second sensing stage. The sense amplifier also includes a second sensing stage comprising cross-coupled inverters responsive to the first sensing stage, the second sensing stage is activated by a sense enable signal following a selected delay, and an output driver responsive to the second sensing stage.

摘要翻译： 一种用于存储器件的读出放大器，包括：第一感测级，包括分别可操作地连接到第一感测线和第二感测线的第一感测装置和第二感测装置，以减小第一感测线和第二感测线上的电容性负载 线。 感测装置的源极端子连接到可切换的电流接收器，其漏极端子连接到第二感测级的输入端。 感测放大器还包括第二感测级，其包括响应于第一感测级的交叉耦合的反相器，第二感测级由响应于所选择的延迟的感测使能信号和响应于第二感测级的输出驱动器激活。

公开(公告)号：US06958943B1

公开(公告)日：2005-10-25

申请号：US10844301

申请日：2004-05-12

申请人： Yuen H. Chan ,  Timothy J. Charest ,  John R. Rawlins ,  Arthur D. Tuminaro ,  Jatinder K. Wadhwa ,  Otto M. Wagner

发明人： Yuen H. Chan ,  Timothy J. Charest ,  John R. Rawlins ,  Arthur D. Tuminaro ,  Jatinder K. Wadhwa ,  Otto M. Wagner

IPC分类号： G11C7/00 ,  G11C7/08 ,  G11C7/20

CPC分类号： G11C7/20 ,  G11C7/08 ,  G11C2207/065

摘要： A SRAM sense amplifier timing circuit provides various delay settings for the sense amplifier enable signal (sae) and the sense amplifier reset signal (rse) in order to allow critical timing adjustments to be made for early mode, late mode conditions by varying the timing or with of the sense amplifier output pulse. These timing adjustments are programmable using scan in bits.

摘要翻译： SRAM读出放大器定时电路为读出放大器使能信号（sae）和读出放大器复位信号（rse）提供了各种延迟设置，以便允许通过改变时序来对早期模式，晚期模式条件进行临界定时调整，或者 具有读出放大器的输出脉冲。 这些定时调整可以使用扫描位进行编程。

公开(公告)号：US07054184B2

公开(公告)日：2006-05-30

申请号：US10844296

申请日：2004-05-12

申请人： Yuen H. Chan ,  Timothy J. Charest ,  Antonio R. Pelella ,  John R. Rawlins

发明人： Yuen H. Chan ,  Timothy J. Charest ,  Antonio R. Pelella ,  John R. Rawlins

IPC分类号： G11C11/00 ,  G11C7/00

CPC分类号： G11C11/417 ,  G11C11/41 ,  G11C2029/3202

摘要： A late select circuit topology has pseudo-static circuits that provide fast dynamic circuit operation without the use of dynamic clock timing signals. An output from a selected set is enabled by the conjunction of bit line pulse and set select signal.

摘要翻译： 迟选择电路拓扑具有伪静态电路，其在不使用动态时钟定时信号的情况下提供快速动态电路操作。 来自所选集合的输出由位线脉冲和置位选择信号的结合使能。

公开(公告)号：US06400257B1

公开(公告)日：2002-06-04

申请号：US09625885

申请日：2000-07-26

申请人： Yuen H. Chan ,  Anuj Kohli ,  John R. Rawlins

发明人： Yuen H. Chan ,  Anuj Kohli ,  John R. Rawlins

IPC分类号： G05B100

CPC分类号： H03K19/215 ,  G06F7/02 ,  H03K19/0948

摘要： A high performance CMOS comparator circuit is integrated with a bypass function allowing comparing first and second data sets (A & B) with a high data width (more than 30 and illustrated as 48 bits). In many cases, it is often required to compare not only sets A&B but also set A with an additional bypass set, and the preferred circuit embodiment permits this to be achieved.

摘要翻译： 高性能CMOS比较器电路集成了旁路功能，允许比较具有高数据宽度（大于30并被显示为48位）的第一和第二数据组（A和B）。 在许多情况下，通常需要比较不仅A和B组，而且还将A设置为附加旁路组，并且优选的电路实施例可以实现这一点。

公开(公告)号：US5404049A

公开(公告)日：1995-04-04

申请号：US146253

申请日：1993-11-02

申请人： Miles G. Canada ,  Michael Nicewicz ,  John R. Rawlins ,  Carlos G. Rivadeneira

发明人： Miles G. Canada ,  Michael Nicewicz ,  John R. Rawlins ,  Carlos G. Rivadeneira

IPC分类号： H01H85/46 ,  G11C17/18 ,  H02H7/20

CPC分类号： G11C17/18

摘要： A chip can be provide with circuits to electrically read, blow and latch fuses. The circuit allows use of existing I/O pads used for other functions on a chip to drastically reduce the number of I/O required to blow fuses. The circuits also share critical high current carrying lines with no impact on fuse functionality and device reliability. By offering of complex fuse operations such as electrical override, even after they had been blown, essential for product screening and product diagnostics. The circuit provides a fuse blow circuit fed by a fuse sense circuit and fuse latch circuit. Stored addresses in an address buffer addresses the fuses with two sets of inputs: one providing electrical override and/or fuse blow information; and the second one, normal fuse status. Fuse integrity before and after blow is maximized with a dual voltage source drive and low current sensing.

摘要翻译： 一个芯片可以提供电路读取，打击和锁定保险丝。 该电路允许使用用于芯片上其他功能的现有I / O焊盘来大大减少熔断熔丝所需的I / O数量。 这些电路还共享关键的大电流承载线路，对熔断器功能和器件可靠性没有影响。 通过提供复杂的保险丝操作，例如电气超驰，甚至在吹制之后，对产品筛选和产品诊断至关重要。 该电路提供由熔丝检测电路和熔丝锁存电路馈送的保险丝熔断电路。 地址缓冲器中的存储地址用两组输入来对熔断器进行寻址：一个提供电气覆盖和/或保险丝熔断信息; 第二个，正常保险丝状态。 使用双电压源驱动和低电流检测来最大限度地提高吹入前后的保险丝完整性。

公开(公告)号：US5313430A

公开(公告)日：1994-05-17

申请号：US987923

申请日：1992-12-09

申请人： John R. Rawlins ,  Carlos G. Rivadeneira

发明人： John R. Rawlins ,  Carlos G. Rivadeneira

IPC分类号： G11C8/18 ,  G11C29/50 ,  G11C11/40

CPC分类号： G11C29/50 ,  G11C8/18 ,  G11C2029/5006

摘要： A power down circuit for a default detection circuit, for detecting defects in memory array cells, comprising means for diverting the memory array standby current around the memory array cells to achieve the maximum ratio of change in input voltage as compared to the change in cell standby current and to provide improved tracking of the memory array over statistical variations of temperature, power supplies, process and other variables.

摘要翻译： 用于检测存储器阵列单元中的缺陷的默认检测电路的掉电电路包括用于将存储器阵列的待机电流转移到存储器阵列单元周围的装置，以实现与单元待机的变化相比输入电压的最大变化比 并提供对温度，电源，过程和其他变量的统计变化的存储器阵列的改进跟踪。