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1.发明授权公开(公告)号：US06400257B1
公开(公告)日：2002-06-04
申请号：US09625885
申请日：2000-07-26
申请人： Yuen H. Chan , Anuj Kohli , John R. Rawlins
发明人： Yuen H. Chan , Anuj Kohli , John R. Rawlins
IPC分类号： G05B100
CPC分类号： H03K19/215 , G06F7/02 , H03K19/0948
摘要： A high performance CMOS comparator circuit is integrated with a bypass function allowing comparing first and second data sets (A & B) with a high data width (more than 30 and illustrated as 48 bits). In many cases, it is often required to compare not only sets A&B but also set A with an additional bypass set, and the preferred circuit embodiment permits this to be achieved.
摘要翻译： 高性能CMOS比较器电路集成了旁路功能，允许比较具有高数据宽度（大于30并被显示为48位）的第一和第二数据组（A和B）。 在许多情况下，通常需要比较不仅A和B组，而且还将A设置为附加旁路组，并且优选的电路实施例可以实现这一点。
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公开(公告)号：US07054184B2
公开(公告)日：2006-05-30
申请号：US10844296
申请日：2004-05-12
CPC分类号： G11C11/417 , G11C11/41 , G11C2029/3202
摘要： A late select circuit topology has pseudo-static circuits that provide fast dynamic circuit operation without the use of dynamic clock timing signals. An output from a selected set is enabled by the conjunction of bit line pulse and set select signal.
摘要翻译： 迟选择电路拓扑具有伪静态电路，其在不使用动态时钟定时信号的情况下提供快速动态电路操作。 来自所选集合的输出由位线脉冲和置位选择信号的结合使能。
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公开(公告)号：US06788112B1
公开(公告)日：2004-09-07
申请号：US10436229
申请日：2003-05-12
IPC分类号： G01R1900
CPC分类号： G11C11/419 , G11C7/062 , G11C7/065
摘要： A sense amplifier for a memory device comprising: a first sensing stage comprising a first sensing device and a second sensing device operably connected to a first sense line and a second sense line respectively, to reduce the capacitive load on the first sense line and second sense line. A source terminal of the sensing device is connected to a switchable current sink with drain terminal thereof connected to an input of a second sensing stage. The sense amplifier also includes a second sensing stage comprising cross-coupled inverters responsive to the first sensing stage, the second sensing stage is activated by a sense enable signal following a selected delay, and an output driver responsive to the second sensing stage.
摘要翻译： 一种用于存储器件的读出放大器，包括：第一感测级，包括分别可操作地连接到第一感测线和第二感测线的第一感测装置和第二感测装置，以减小第一感测线和第二感测线上的电容性负载 线。 感测装置的源极端子连接到可切换的电流接收器，其漏极端子连接到第二感测级的输入端。 感测放大器还包括第二感测级，其包括响应于第一感测级的交叉耦合的反相器，第二感测级由响应于所选择的延迟的感测使能信号和响应于第二感测级的输出驱动器激活。
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公开(公告)号：US06958943B1
公开(公告)日：2005-10-25
申请号：US10844301
申请日：2004-05-12
申请人： Yuen H. Chan , Timothy J. Charest , John R. Rawlins , Arthur D. Tuminaro , Jatinder K. Wadhwa , Otto M. Wagner
发明人： Yuen H. Chan , Timothy J. Charest , John R. Rawlins , Arthur D. Tuminaro , Jatinder K. Wadhwa , Otto M. Wagner
CPC分类号： G11C7/20 , G11C7/08 , G11C2207/065
摘要： A SRAM sense amplifier timing circuit provides various delay settings for the sense amplifier enable signal (sae) and the sense amplifier reset signal (rse) in order to allow critical timing adjustments to be made for early mode, late mode conditions by varying the timing or with of the sense amplifier output pulse. These timing adjustments are programmable using scan in bits.
摘要翻译： SRAM读出放大器定时电路为读出放大器使能信号（sae）和读出放大器复位信号（rse）提供了各种延迟设置，以便允许通过改变时序来对早期模式，晚期模式条件进行临界定时调整，或者 具有读出放大器的输出脉冲。 这些定时调整可以使用扫描位进行编程。
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5.发明授权Low power programmable clock delay generator with integrated decode function 失效具有集成解码功能的低功耗可编程时钟延迟发生器公开(公告)号：US08237481B2
公开(公告)日：2012-08-07
申请号：US12109728
申请日：2008-04-25
申请人： Yuen H. Chan , Rolf Sautter , Michael J. Lee , Juergen Pille
发明人： Yuen H. Chan , Rolf Sautter , Michael J. Lee , Juergen Pille
IPC分类号： H03H11/26 , G06F1/04 , H03K17/284
CPC分类号： H03K5/04 , G06F1/10 , H03K5/133 , H03K2005/00058
摘要： A programmable Local Clock Buffer has a single inverter between the clock input and the delayed clock output. A transistor switch modulates the single inverter stage between a clock signal transmit state and a non-transmitting state. A combination of delay select bits control the timing of the beginning and ending of the transmit state of the inverter relative to the clock input via the transistor switch.
摘要翻译： 可编程本地时钟缓冲器在时钟输入和延迟时钟输出之间具有单个反相器。 晶体管开关在时钟信号发送状态和非发送状态之间调制单个逆变器级。 延迟选择位的组合控制逆变器相对于经由晶体管开关的时钟输入的发送状态的开始和结束的定时。
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公开(公告)号：US07996620B2
公开(公告)日：2011-08-09
申请号：US11850050
申请日：2007-09-05
申请人： Yuen H. Chan , Ann H. Chen , Kenneth M. Lo , Shie-ei Wang
发明人： Yuen H. Chan , Ann H. Chen , Kenneth M. Lo , Shie-ei Wang
CPC分类号： G06F12/0895 , G06F12/1045
摘要： A cache memory high performance pseudo dynamic address compare path divides the address into two or more address segments. Each segment is separately compared in a comparator comprised of static logic elements. The output of each of these static comparators is then combined in a dynamic logic circuit to generate a dynamic late select output.
摘要翻译： 高速缓存高性能伪动态地址比较路径将地址分为两个或更多个地址段。 在由静态逻辑元件组成的比较器中，每个段被单独比较。 然后将这些静态比较器中的每一个的输出组合在动态逻辑电路中以产生动态后期选择输出。
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7.发明授权公开(公告)号：US07463537B2
公开(公告)日：2008-12-09
申请号：US11933625
申请日：2007-11-01
IPC分类号： G11C7/00
CPC分类号： G11C11/413
摘要： A domino SRAM global bit select circuit provides an interface between dual global read and write bit line pairs to a “local bit select” circuit.
摘要翻译： 多米诺SRAM全局位选择电路提供了双局域读和写位线对之间的接口到“本地位选择”电路。
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公开(公告)号：US07447964B2
公开(公告)日：2008-11-04
申请号：US11028174
申请日：2005-01-03
申请人： Yuen H. Chan , Rajiv V. Joshi
发明人： Yuen H. Chan , Rajiv V. Joshi
CPC分类号： G11C29/02 , G11C29/021 , G11C29/026 , G11C29/028
摘要： A test circuit and programmable voltage divider that may be used in the test circuit. The programmable voltage divider develops a voltage difference signal that may be digitally selected. The test circuit may be used to test and characterize sense amplifiers. The programmable voltage divider develops a signal with a selected polarity and magnitude that is provided to a sense amplifier being tested. The sense amplifier is set and its output latched. The latch contents are checked against an expected value. The difference voltage may be changed and the path retested to find passing and failing points.
摘要翻译： 可以在测试电路中使用的测试电路和可编程分压器。 可编程分压器产生可以数字选择的电压差信号。 测试电路可用于测试和表征读出放大器。 可编程分压器产生具有所选极性和幅度的信号，该极性和幅度被提供给被测试的读出放大器。 读出放大器设置并输出锁存。 根据预期值检查锁存内容。 可以改变差值电压，重新测试路径以找到通过点和故障点。
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公开(公告)号：US07173875B2
公开(公告)日：2007-02-06
申请号：US10950928
申请日：2004-09-27
申请人： Yuen H. Chan , Rajiv V. Joshi , Donald W. Plass
发明人： Yuen H. Chan , Rajiv V. Joshi , Donald W. Plass
CPC分类号： G11C11/413 , G11C8/08
摘要： A CMOS static random access memory (SRAM) cell array, an integrated chip including the array and a method of accessing cells in the array with improved cell stability. Bit lines connected to half selected cells in the array are floated during cell accesses for improved cell stability.
摘要翻译： CMOS静态随机存取存储器（SRAM）单元阵列，包括该阵列的集成芯片以及一种以更好的单元稳定性访问阵列中的单元的方法。 连接到阵列中的一半选定单元的位线在单元访问期间浮动以改善单元稳定性。
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公开(公告)号：US07113433B2
公开(公告)日：2006-09-26
申请号：US11054402
申请日：2005-02-09
IPC分类号： G11C7/00
CPC分类号： G11C11/413 , G11C7/12 , G11C7/18 , G11C2207/002
摘要： A domino SRAM is provided with active pull-up PFET devices that overwhelm “slow to write but very fast to read” cells and allow the cells to recover from timing mismatch situations. This approach allows the traditional “bit select” clamp to actively control the “local select” through “wired-or” PFET pull-up transistors. Separate read and write global “bit line” pairs allow the read and write performance to be optimized independently.
摘要翻译： 多米诺SRAM提供有有源上拉PFET器件，它们淹没“读写速度慢但读取速度非常快”，并允许单元从定时不匹配情况中恢复。 这种方法允许传统的“位选择”钳位通过“有线或”PFET上拉晶体管主动地控制“局部选择”。 单独的读写全局“位线”对可以独立优化读写性能。
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