公开(公告)号：US20130285201A1

公开(公告)日：2013-10-31

申请号：US13458947

申请日：2012-04-27

申请人： Zhihong Zhang ,  Xu Cheng ,  Todd C. Roggenbauer ,  Jiang-Kai Zuo

发明人： Zhihong Zhang ,  Xu Cheng ,  Todd C. Roggenbauer ,  Jiang-Kai Zuo

IPC分类号： H01L29/02 ,  H01L21/02

CPC分类号： H01L28/92 ,  H01L29/92

摘要： Metal-insulator metal (MIM) capacitors are formed by providing a substrate having a first surface, forming thereon a first electrode having conductive and insulating regions wherein the conductive regions desirably have an area density DA less than 100%. A first dielectric is formed over the first electrode. A cavity is formed in the first dielectric, having a sidewall extending to the first electrode and exposing thereon some of the first electrode conductive and insulating regions. An electrically conductive barrier layer is formed covering the sidewall and the some of the first electrode conductive and insulating regions. A capacitor dielectric layer is formed in the cavity covering the barrier layer. A counter electrode is formed in the cavity covering the capacitor dielectric layer. External connections are formed to a portion of the first electrode laterally outside the cavity and to the counter electrode within the cavity.

摘要翻译： 通过提供具有第一表面的基板形成金属绝缘体金属（MIM）电容器，在其上形成具有导电和绝缘区域的第一电极，其中导电区域希望具有小于100％的面密度DA。 第一电介质形成在第一电极上。 在第一电介质中形成空腔，其具有延伸到第一电极并在其上暴露第一电极导电和绝缘区域的一些的侧壁。 形成覆盖侧壁和一些第一电极导电绝缘区域的导电阻挡层。 在覆盖阻挡层的空腔中形成电容器电介质层。 在覆盖电容器介电层的空腔中形成对电极。 外部连接形成在腔的横向外侧的第一电极的一部分和腔内的对电极。

公开(公告)号：US09142607B2

公开(公告)日：2015-09-22

申请号：US13403743

申请日：2012-02-23

申请人： Xu Cheng ,  Todd C. Roggenbauer ,  Jiang-Kai Zuo

发明人： Xu Cheng ,  Todd C. Roggenbauer ,  Jiang-Kai Zuo

IPC分类号： H01L29/92 ,  H01L49/02 ,  H01L21/02

CPC分类号： H01L28/40 ,  H01L28/87

摘要： A capacitor suitable for inclusion in a semiconductor device includes a substrate, a first metallization level, a capacitor dielectric, a capacitor plate, an interlevel dielectric layer, and a second metallization level. The first metallization level overlies the substrate and includes a first metallization plate overlying a capacitor region of the substrate. The capacitor dielectric overlies the first metallization plate and includes a dielectric material such as a silicon oxide or silicon nitride compound. The capacitor plate is an electrically conductive structure that overlies the capacitor dielectric. The interlevel dielectric overlies the capacitor plate. The second metallization layer overlies the interlevel dielectric layer and may include a second metallization plate and a routing element. The routing element may be electrically connected to the capacitor plate. The metallization plates may include a fingered structure that includes a plurality of elongated elements extending from a cross bar.

摘要翻译： 适于包含在半导体器件中的电容器包括衬底，第一金属化电平，电容器电介质，电容器板，层间电介质层和第二金属化层。 第一金属化水平覆盖衬底并且包括覆盖衬底的电容器区域的第一金属化板。 电容器电介质覆盖第一金属化板，并且包括诸如氧化硅或氮化硅化合物的介电材料。 电容器板是覆盖电容器电介质的导电结构。 层间电介质覆盖电容器板。 第二金属化层覆盖层间电介质层，并且可以包括第二金属化板和布线元件。 路由元件可以电连接到电容器板。 金属化板可以包括指形结构，其包括从横杆延伸的多个细长元件。

公开(公告)号：US20130221482A1

公开(公告)日：2013-08-29

申请号：US13403743

申请日：2012-02-23

申请人： Xu Cheng ,  Todd C. Roggenbauer ,  Jiang-Kai Zuo

发明人： Xu Cheng ,  Todd C. Roggenbauer ,  Jiang-Kai Zuo

IPC分类号： H01L29/92 ,  H01L21/02

CPC分类号： H01L28/40 ,  H01L28/87

摘要： A capacitor suitable for inclusion in a semiconductor device includes a substrate, a first metallization level, a capacitor dielectric, a capacitor plate, an interlevel dielectric layer, and a second metallization level. The first metallization level overlies the substrate and includes a first metallization plate overlying a capacitor region of the substrate. The capacitor dielectric overlies the first metallization plate and includes a dielectric material such as a silicon oxide or silicon nitride compound. The capacitor plate is an electrically conductive structure that overlies the capacitor dielectric. The interlevel dielectric overlies the capacitor plate. The second metallization layer overlies the interlevel dielectric layer and may include a second metallization plate and a routing element. The routing element may be electrically connected to the capacitor plate. The metallization plates may include a fingered structure that includes a plurality of elongated elements extending from a cross bar.

摘要翻译： 适于包含在半导体器件中的电容器包括衬底，第一金属化电平，电容器电介质，电容器板，层间电介质层和第二金属化层。 第一金属化水平覆盖衬底并且包括覆盖衬底的电容器区域的第一金属化板。 电容器电介质覆盖第一金属化板，并且包括诸如氧化硅或氮化硅化合物的介电材料。 电容器板是覆盖电容器电介质的导电结构。 层间电介质覆盖电容器板。 第二金属化层覆盖层间电介质层，并且可以包括第二金属化板和布线元件。 路由元件可以电连接到电容器板。 金属化板可以包括指形结构，其包括从横杆延伸的多个细长元件。

公开(公告)号：US20100230736A1

公开(公告)日：2010-09-16

申请号：US12791996

申请日：2010-06-02

申请人： Ronghua Zhu ,  Vishnu Khemka ,  Amitava Bose ,  Todd C. Roggenbauer

发明人： Ronghua Zhu ,  Vishnu Khemka ,  Amitava Bose ,  Todd C. Roggenbauer

IPC分类号： H01L27/108

CPC分类号： H01L29/94 ,  H01L27/13 ,  H01L28/91 ,  H01L29/66181

摘要： A semiconductor process and apparatus provide a high voltage deep trench capacitor structure (10) that is integrated in an integrated circuit, alone or in alignment with a fringe capacitor (5). The deep trench capacitor structure is constructed from a first capacitor plate (4) that is formed from a doped n-type SOI semiconductor layer (e.g., 4a-c). The second capacitor plate (3) is formed from a doped p-type polysilicon layer (3a) that is tied to the underlying substrate (1).

摘要翻译： 半导体工艺和装置提供集成在集成电路中的单独或与边缘电容器（5）对准的高电压深沟槽电容器结构（10）。 深沟槽电容器结构由由掺杂的n型SOI半导体层（例如4a-c）形成的第一电容器板（4）构成。 第二电容器板（3）由连接到下面的衬底（1）的掺杂p型多晶硅层（3a）形成。

公开(公告)号：US20080265291A1

公开(公告)日：2008-10-30

申请号：US11742363

申请日：2007-04-30

申请人： Ronghua Zhu ,  Amitava Bose ,  Vishnu K. Khemka ,  Todd C. Roggenbauer

发明人： Ronghua Zhu ,  Amitava Bose ,  Vishnu K. Khemka ,  Todd C. Roggenbauer

IPC分类号： H01L29/94 ,  H01L21/336

CPC分类号： H01L29/0847 ,  H01L29/0692 ,  H01L29/1087 ,  H01L29/456 ,  H01L29/7835

摘要： Apparatus and methods are provided for fabricating semiconductor devices with reduced bipolar effects. One apparatus includes a semiconductor body (120) including a surface and a transistor source (300) located in the semiconductor body proximate the surface, and the transistor source includes an area (310) of alternating conductivity regions (3110, 3120). Another apparatus includes a semiconductor body (120) including a first conductivity and a transistor source (500) located in the semiconductor body. The transistor source includes multiple regions (5120) including a second conductivity, wherein the regions and the semiconductor body form an area (510) of alternating regions of the first and second conductivities. One method includes implanting a semiconductor well (120) including a first conductivity in a substrate (110) and implanting a plurality of doped regions (5120) comprising a second conductivity in the semiconductor well. An area (510) comprising regions of alternating conductivities is then formed in the semiconductor well.

摘要翻译： 提供了用于制造具有降低的双极效应的半导体器件的装置和方法。 一种装置包括半导体本体（120），其包括位于半导体本体附近的表面和晶体管源（300），并且晶体管源包括交替导电区域（3110,3120）的区域（310）。 另一种装置包括：半导体本体（120），其包括位于半导体本体中的第一导电性和晶体管源（500）。 晶体管源包括包括第二导电性的多个区域（5120），其中所述区域和半导体主体形成第一和第二电导率的交替区域的区域（510）。 一种方法包括在衬底（110）中注入包括第一导电性的半导体阱（120），并在半导体阱中注入包含第二导电性的多个掺杂区域（5120）。 然后在半导体阱中形成包括交变电导率区域的区域（510）。

公开(公告)号：US20080113498A1

公开(公告)日：2008-05-15

申请号：US11601127

申请日：2006-11-15

申请人： Vishnu K. Khemka ,  Amitava Bose ,  Todd C. Roggenbauer ,  Ronghua Zhu

发明人： Vishnu K. Khemka ,  Amitava Bose ,  Todd C. Roggenbauer ,  Ronghua Zhu

IPC分类号： H01L21/04

CPC分类号： H01L29/063 ,  H01L29/1083 ,  H01L29/66659 ,  H01L29/7835

摘要： Methods and apparatus are provided for semiconductor device (60, 95, 100, 106). The semiconductor device (60, 95, 100, 106), comprises a first region (64, 70) of a first conductivity type extending to a first surface (80), a second region (66) of a second, opposite, conductivity type forming with the first region (70) a first PN junction (65) extending to the first surface (80), a contact region (68) of the second conductivity type in the second region (66) at the first surface (80) and spaced apart from the first PN junction (65) by a first distance (LDS), and a third region (82, 96-98, 108) of the first conductivity type and of a second length (LBR), underlying the second region (66) and forming a second PN junction (63) therewith spaced apart from the first surface (80) and located closer to the first PN junction (65) than to the contact region (68). The breakdown voltage is enhanced without degrading other useful properties of the device (60, 95, 100, 106).

摘要翻译： 为半导体器件（60,95,100,106）提供了方法和装置。 半导体器件（60,95,100,106）包括延伸到第一表面（80）的第一导电类型的第一区域（64,70），第二相对导电类型的第二区域（66） 与所述第一区域（70）形成延伸到所述第一表面（80）的第一PN结（65），在所述第一表面（80）处的所述第二区域（66）中的所述第二导电类型的接触区域（68） 与第一PN结（65）间隔开第一距离（LDS DS），以及第一导电类型和第二长度的第三区域（82,96,108,108） 在第二区域（66）下方形成第二PN结（63），第二PN结（63）与第一表面（80）间隔开并且位于更靠近第一PN结（65）的位置，而不是 接触区域（68）。 提高击穿电压，而不会降低器件（60,95,100,106）的其他有用特性。

公开(公告)号：US08188543B2

公开(公告)日：2012-05-29

申请号：US11556576

申请日：2006-11-03

申请人： Todd C. Roggenbauer ,  Vishnu K. Khemka ,  Ronghua Zhu ,  Amitava Bose ,  Paul Hui ,  Xiaoqiu Huang

发明人： Todd C. Roggenbauer ,  Vishnu K. Khemka ,  Ronghua Zhu ,  Amitava Bose ,  Paul Hui ,  Xiaoqiu Huang

IPC分类号： H01L27/01

CPC分类号： H01L27/105 ,  H01L21/76264 ,  H01L21/84 ,  H01L27/1203 ,  H01L27/13

摘要： An electronic device can include a substrate, a buried insulating layer overlying the substrate, and a semiconductor layer overlying the buried insulating layer, wherein the semiconductor layer is substantially monocrystalline. The electronic device can also include a conductive structure extending through the semiconductor layer and buried insulating layer and abutting the substrate, and an insulating spacer lying between the conductive structure and each of the semiconductor layer and the buried insulating layer.

摘要翻译： 电子器件可以包括衬底，覆盖衬底的掩埋绝缘层和覆盖掩埋绝缘层的半导体层，其中半导体层基本上是单晶的。 电子器件还可以包括延伸穿过半导体层和掩埋绝缘层并邻接衬底的导电结构，以及位于导电结构与半导体层和埋入绝缘层中的每一个之间的绝缘衬垫。

公开(公告)号：US07851857B2

公开(公告)日：2010-12-14

申请号：US12182398

申请日：2008-07-30

申请人： Yue Fu ,  Ronghua Zhu ,  Vishnu K. Khemka ,  Amitava Bose ,  Todd C. Roggenbauer

发明人： Yue Fu ,  Ronghua Zhu ,  Vishnu K. Khemka ,  Amitava Bose ,  Todd C. Roggenbauer

IPC分类号： H01L29/78 ,  H01L29/76 ,  H01L21/336

CPC分类号： H01L29/7816 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/41775 ,  H01L29/4238 ,  H01L29/66681

摘要： A dual current path LDMOSFET transistor (40) is provided which includes a substrate (400), a graded buried layer (401), an epitaxial drift region (404) in which a drain region (416) is formed, a first well region (406) in which a source region (412) is formed, a gate electrode (420) formed adjacent to the source region (412) to define a first channel region (107), and a current routing structure that includes a buried RESURF layer (408) in ohmic contact with a second well region (414) formed in a predetermined upper region of the epitaxial layer (404) so as to be completely covered by the gate electrode (420), the current routing structure being spaced apart from the first well region (406) and from the drain region (416) on at least a side of the drain region to delineate separate current paths from the source region and through the epitaxial layer.

摘要翻译： 提供了双电流路径LDMOSFET晶体管（40），其包括衬底（400），渐变埋层（401），其中形成有漏极区（416）的外延漂移区（404），第一阱区 406），其中形成源区（412），与源极区（412）相邻形成以限定第一沟道区（107）的栅极（420），以及包括埋置的RESURF层的电流布线结构 408）与形成在外延层（404）的预定上部区域中的第二阱区域（414）欧姆接触，以便被栅电极（420）完全覆盖，电流布线结构与第一 阱区域（406）和漏极区域（416）之间的区域，以描绘与源极区域和通过外延层的分离的电流路径。

公开(公告)号：US20100025756A1

公开(公告)日：2010-02-04

申请号：US12182398

申请日：2008-07-30

申请人： Yue Fu ,  Ronghua Zhu ,  Vishnu K. Khemka ,  Amitava Bose ,  Todd C. Roggenbauer

发明人： Yue Fu ,  Ronghua Zhu ,  Vishnu K. Khemka ,  Amitava Bose ,  Todd C. Roggenbauer

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/7816 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/41775 ,  H01L29/4238 ,  H01L29/66681

摘要： A dual current path LDMOSFET transistor (40) is provided which includes a substrate (400), a graded buried layer (401), an epitaxial drift region (404) in which a drain region (416) is formed, a first well region (406) in which a source region (412) is formed, a gate electrode (420) formed adjacent to the source region (412) to define a first channel region (107), and a current routing structure that includes a buried RESURF layer (408) in ohmic contact with a second well region (414) formed in a predetermined upper region of the epitaxial layer (404) so as to be completely covered by the gate electrode (420), the current routing structure being spaced apart from the first well region (406) and from the drain region (416) on at least a side of the drain region to delineate separate current paths from the source region and through the epitaxial layer.

摘要翻译： 提供了双电流路径LDMOSFET晶体管（40），其包括衬底（400），渐变埋层（401），其中形成有漏极区（416）的外延漂移区（404），第一阱区 406），其中形成源区（412），与源极区（412）相邻形成以限定第一沟道区（107）的栅极（420），以及包括埋置的RESURF层的电流布线结构 408）与形成在外延层（404）的预定上部区域中的第二阱区（414）欧姆接触，以便被栅电极（420）完全覆盖，电流布线结构与第一 阱区域（406）和漏极区域（416）之间的区域，以描绘与源极区域和通过外延层的分离的电流路径。

公开(公告)号：US07550804B2

公开(公告)日：2009-06-23

申请号：US11390796

申请日：2006-03-27

申请人： Vishnu K. Khemka ,  Amitava Bose ,  Todd C. Roggenbauer ,  Ronghua Zhu

发明人： Vishnu K. Khemka ,  Amitava Bose ,  Todd C. Roggenbauer ,  Ronghua Zhu

IPC分类号： H01L29/76

CPC分类号： H01L29/7835 ,  H01L29/0634 ,  H01L29/0653 ,  H01L29/0847 ,  H01L29/0878 ,  H01L29/0882 ,  H01L29/0886 ,  H01L29/1045 ,  H01L29/1083 ,  H01L29/7816

摘要： A semiconductor device may include a semiconductor substrate having a first dopant type. A first semiconductor region within the semiconductor substrate may have a plurality of first and second portions (44, 54). The first portions (44) may have a first thickness, and the second portions (54) may have a second thickness. The first semiconductor region may have a second dopant type. A plurality of second semiconductor regions (42) within the semiconductor substrate may each be positioned at least one of directly below and directly above a respective one of the first portions (44) of the first semiconductor region and laterally between a respective pair of the second portions (54) of the first semiconductor region. A third semiconductor region (56) within the semiconductor substrate may have the first dopant type. A gate electrode (64) may be over at least a portion of the first semiconductor region and at least a portion of the third semiconductor region (56).

摘要翻译： 半导体器件可以包括具有第一掺杂剂类型的半导体衬底。 半导体衬底内的第一半导体区域可以具有多个第一和第二部分（44,45）。 第一部分（44）可以具有第一厚度，并且第二部分（54）可以具有第二厚度。 第一半导体区域可以具有第二掺杂剂类型。 半导体衬底内的多个第二半导体区域（42）可以各自定位在第一半导体区域的第一部分（44）的相应一个的正下方并直接位于第一半导体区域的第一部分（44）的下方中的至少一个，并且横向地位于相应的一对第二半导体区域 第一半导体区域的部分（54）。 半导体衬底内的第三半导体区域（56）可具有第一掺杂剂类型。 栅电极（64）可以在第一半导体区域的至少一部分和第三半导体区域（56）的至少一部分之上。