公开(公告)号：US20040207026A1

公开(公告)日：2004-10-21

申请号：US10835695

申请日：2004-04-29

发明人： Xi-Wei Lin ,  Gwo-Chung Tai

IPC分类号： H03K021/00 ,  H03K023/00 ,  H03K025/00 ,  H01L021/8238 ,  H01L029/94 ,  H01L031/113

CPC分类号： H01L21/82345

摘要： The present invention includes a technique for making a dual voltage integrated circuit device. A gate dielectric layer is formed on a semiconductor substrate and a gate material layer is formed on the dielectric layer. A first region of the gate material layer is doped to a first nonzero level and a second region of the gate material level is doped to a second nonzero level greater than the first level. A first field effect transistor is defined that has a first gate formed from the first region. Also, a second field effect transistor is defined that has a second gate formed from the second region. The first transistor is operable at a gate threshold voltage greater than the second transistor in accordance with a difference between the first level and the second level.

摘要翻译： 本发明包括一种制造双电压集成电路器件的技术。 在半导体衬底上形成栅介质层，并在电介质层上形成栅极材料层。 栅极材料层的第一区域被掺杂到第一非零电平，并且栅极材料电平的第二区域被掺杂到大于第一电平的第二非零电平。 第一场效应晶体管被定义为具有由第一区域形成的第一栅极。 此外，限定了第二场效应晶体管，其具有由第二区域形成的第二栅极。 根据第一电平和第二电平之间的差，第一晶体管可在大于第二晶体管的栅极阈值电压下操作。

公开(公告)号：US20040202275A1

公开(公告)日：2004-10-14

申请号：US10487640

申请日：2004-02-24

发明人： Zhenhua Wang

IPC分类号： H03K021/00

CPC分类号： H03L7/1976 ,  H03C3/0925 ,  H03C3/0933 ,  H03K23/667 ,  H03K23/68

摘要： Apparatus (50) for generating an output signal (fdiv) whose frequency is lower than the frequency of an input signal (CK1, fvco). The apparatus (50) comprises a chain of frequency dividing cells (51-56), wherein each of the frequency dividing cells (51-56) has a definable division ratio (DR) and comprises:nulla clock input (CKi) for receiving an input clock (CKin);nulla divided clock output (CKinull1) for providing an output clock (CKout) to a subsequent frequency dividing cell;nulla mode control input (MDi) for receiving a mode control input signal (MDin) from the subsequent frequency dividing cell; andnulla mode control output for providing a mode control output signal (MDout) to a preceding frequency dividing cell. The apparatus (50) further comprises a logic network (58) having m inputs. Each of the m inputs is connected to a mode control input (MDi, MDinull1, MDinull2) of one of the m consecutive frequency dividing cells (51-54). The output signal (fdiv) is made available at an output (59) of the logic network (58), whereby the output signal (fdiv) has a pulse width (( ) that is wider than the widest pulse width of any of the mode control input signals (MDin) at the m inputs of the logic network (58).

摘要翻译： 用于产生其频率低于输入信号（CK1，fvco）的频率的输出信号（fdiv）的装置（50）。 所述设备（50）包括一排分频单元（51-56），其中每个分频单元（51-56）具有可定义的分频比（DR），包括： - 用于接收的时钟输入（CKi） 输入时钟（CKin）; - 用于向后续分频单元提供输出时钟（CKout）的分频时钟输出（CKi + 1）; - 用于接收模式控制输入信号（MDin）的模式控制输入（MDi） 从后续的分频单元; 和用于向前一分频单元提供模式控制输出信号（MDout）的模式控制输出。 装置（50）还包括具有m个输入的逻辑网络（58）。 m个输入中的每一个连接到m个连续分频单元（51-54）之一的模式控制输入（MDi，MDi + 1，MDi + 2）。 输出信号（fdiv）在逻辑网络（58）的输出（59）处可用，由此输出信号（fdiv）具有比任何模式的最宽脉冲宽度宽的（） 在逻辑网络（58）的m个输入处控制输入信号（MDin）。

公开(公告)号：US20040113822A1

公开(公告)日：2004-06-17

申请号：US10320282

申请日：2002-12-16

发明人： Hongato Jiang

IPC分类号： H03M007/16 ,  H03K021/00 ,  H03K023/00 ,  G06F012/00

CPC分类号： H03M7/16 ,  G06F5/10 ,  G06F2205/102 ,  H03K23/005

摘要： A non-power-of-two modulo N Gray-code counter (the nullGray-code counternull) and a binary incrementer-decrementer algorithm are disclosed. One embodiment of the Gray-code counter of this invention comprises a Gray-to-binary converter for receiving an M-bit Gray-code input value and converting the M-bit Gray-code input value to an M-bit binary-code input value, IBnullmnull1:0null; a binary incrementer-decrementer for converting the M-bit binary-code input value to an M-bit binary-code output value, OBnullmnull1:0null, wherein the M-bit binary-code output value will differ from the M-bit binary-code input value by modulo null/null1 for all but one value of the M-bit binary-code input value; a binary-to-Gray converter for converting the M-bit binary-code output value to an M-bit Gray-code output value; and a clocked storage device operably coupled to the binary-to-Gray converter for storing the M-bit Gray-code output value and for providing the M-bit Gray-code output value to the Gray-to-binary converter as a next M-bit Gray-code input value. The binary incrementer-decrementer further comprises an incrementer-decrementer algorithm for skipping certain binary values in order to maintain the Gray-code nature of the counter when translated to Gray-code, while allowing the Gray-code counter to be implemented as a modulo counter of any even size.

摘要翻译： 公开了一个非二分之一模N格雷码计数器（“格雷码计数器”）和二进制减法器算法。 本发明的格雷码计数器的一个实施例包括用于接收M比特格雷码输入值并将M比特格雷码输入值转换为M位二进制码输入的格雷二进制转换器 值，IB [m-1：0]; 用于将M位二进制代码输入值转换为M位二进制代码输出值OB [m-1：0]的二进制增量递减器，其中M位二进制代码输出值将不同于 M位二进制码输入值除了M位二进制码输入值的一个值外，均为模数+/- 1; 用于将M位二进制码输出值转换为M位格雷码输出值的二进制到灰色转换器; 以及可操作地耦合到二进制到灰色转换器的时钟存储装置，用于存储M位格雷码输出值，并用于将灰度到二进制转换器的M位格雷码输出值提供为下一个M 位格雷码输入值。 二进制递增器减法器还包括用于跳过某些二进制值的递增器递减器算法，以便在转换为格雷码时保持计数器的格雷码特性，同时允许将格雷码计数器实现为模计数器 任何均匀的尺寸。

公开(公告)号：US20040021488A1

公开(公告)日：2004-02-05

申请号：US10208959

申请日：2002-07-31

发明人： Cesar Carralero ,  Darrell Davis ,  Raul Salvi

IPC分类号： H03K021/00 ,  H03K023/00 ,  H03K025/00

CPC分类号： H03K23/662

摘要： A prescaler (100) includes a frequency divider (102) having an input node (136) and a divider output (128). The frequency divider is coupled to a clock signal and has a predetermined divisor. Series-coupled delay elements (104, 106, 108) are coupled to the divider output and to the clock signal. Each delay element includes a delayed output (130, 132, 134) and adds a delay equal to the clock period at the delayed output. The prescaler also includes transmission gates (112, 114, 116), each transmission gate coupled between the input node and the delayed output of a corresponding one of the delay elements. When one of the transmission gates is enabled and couples the delayed output of an nth one of the delay elements to the input node, the divider output frequency equals the clock frequency divided by the predetermined divisor plus n.

摘要翻译： 预分频器（100）包括具有输入节点（136）和分频器输出（128）的分频器（102）。 分频器耦合到时钟信号并具有预定的除数。 串联耦合延迟元件（104,106,108）耦合到分频器输出和时钟信号。 每个延迟元件包括延迟输出（130,132,134），并且在延迟输出处加上等于时钟周期的延迟。 预分频器还包括传输门（112,114,116），每个传输门耦合在输入节点和对应的一个延迟元件的延迟输出之间。 当其中一个传输门被使能并将第n个延迟元件的延迟输出耦合到输入节点时，分频器输出频率等于除以预定除数加上n的时钟频率。

公开(公告)号：US20030071664A1

公开(公告)日：2003-04-17

申请号：US09976298

申请日：2001-10-15

发明人： Micha Magen

IPC分类号： H03K021/00

CPC分类号： H03K23/667 ,  H03K23/662

摘要： A method including frequency dividing a high-frequency clock signal into a divided frequency, and further dividing the divided frequency into another divided frequency in accordance with a data input (DIN).

摘要翻译： 一种方法，包括将高频时钟信号分频为分频，并根据数据输入（DIN）进一步将分频频率划分成另一分频。

公开(公告)号：US20030058052A1

公开(公告)日：2003-03-27

申请号：US10230868

申请日：2002-08-29

申请人： ANALOG DEVICES, INC.

发明人： Palle Birk ,  Joern Soerensen

IPC分类号： H03K021/00

CPC分类号： G06F11/3636 ,  G06F1/04 ,  G06F1/08 ,  G06F1/3203 ,  G06F1/3237 ,  G06F1/324 ,  G06F1/3287 ,  G06F1/3296 ,  G06F9/3836 ,  G06F9/3851 ,  G06F9/3869 ,  G06F9/4843 ,  G06F12/0842 ,  G06F12/0859 ,  G06F13/28 ,  G06F13/385 ,  G06F2213/3814 ,  H03L7/0802 ,  H03L7/095 ,  H03L7/183 ,  H04W88/06 ,  Y02D10/126 ,  Y02D10/128 ,  Y02D10/151 ,  Y02D10/171 ,  Y02D10/172 ,  Y02D10/24 ,  Y02D50/20 ,  Y02D70/1222 ,  Y02D70/124 ,  Y02D70/142 ,  Y02D70/144 ,  Y02D70/164 ,  Y10S331/02

摘要： A PLL frequency multiplier is provided having a latency substantially equal to the wake-up time of the PLL. An operative clock signal is provided to a processor while the PLL is acquiring phase lock by insuring that the clock signal does not contain frequencies above a target frequency of a PLL and below a predetermined threshold frequency. In particular, a frequency divider and a frequency detector are provided to prevent the frequency of the clock signal from operating outside the range defined by the threshold and target frequencies.

摘要翻译： 提供PLL倍频器，其具有基本上等于PLL的唤醒时间的等待时间。 当PLL通过确保时钟信号不包含高于PLL的目标频率且低于预定阈值频率的频率来获取锁相时，将操作时钟信号提供给处理器。 特别地，提供了分频器和频率检测器以防止时钟信号的频率在阈值和目标频率所限定的范围之外运行。

公开(公告)号：US20030030471A1

公开(公告)日：2003-02-13

申请号：US10204391

申请日：2002-08-20

发明人： Zhenhua Wang

IPC分类号： H03K021/00

CPC分类号： H03K23/667

摘要： Apparatus comprising a frequency dividing cell (42) with a prescaler logic, an end-of-cycle logic, a clock input for receiving an input clock (CKin) with frequency fn, a clock output for providing an output clock (CKout) with frequency fm to a subsequent cell (43), a mode control input for receiving a mode control input signal (MDin) from the subsequent cell (43), and a mode control output for providing a mode control output signal (MDout) to a preceding cell (41). The end-of-cycle logic of the frequency dividing cell (42) has a switchable tail current source. This switchable tail current source allows the biasing current of the end-of-cycle logic to be switched off in order to save power.

摘要翻译： 装置包括具有预分频器逻辑的分频单元（42），周期结束逻辑，用于接收具有频率fn的输入时钟（CKin）的时钟输入，用于提供具有频率的输出时钟（CKout）的时钟输出 fm连接到后续单元（43），用于从后续单元（43）接收模式控制输入信号（MDin）的模式控制输入和用于向先前单元提供模式控制输出信号（MDout）的模式控制输出 （41）。 分频单元（42）的周期结束逻辑具有可切换的尾部电流源。 该可切换尾电流源允许关闭周期结束逻辑的偏置电流以节省功率。

公开(公告)号：US20020044624A1

公开(公告)日：2002-04-18

申请号：US09976388

申请日：2001-10-11

发明人： George D. Davis ,  Robert F. Jordan

IPC分类号： H03K023/00 ,  H03K021/00 ,  H01H061/00 ,  H01H071/16

CPC分类号： H01H37/54 ,  H01H5/30 ,  H01H2011/0075 ,  Y10T29/302 ,  Y10T29/49004 ,  Y10T29/49105 ,  Y10T29/49107 ,  Y10T29/49217

摘要： A method for post-fabrication modification of the snap actuation properties of a thermally responsive bimetallic actuator by exposing a pre-formed bimetallic actuator to laser energy, thereby permanently altering the thermal response properties of the bimetallic actuator, and a thermally responsive bimetallic actuator having snap actuation properties developed according to the method.

摘要翻译： 一种通过将预形成的双金属致动器暴露于激光能量从而永久地改变双金属致动器的热响应特性的热响应双金属致动器的快速致动特性的后制造修改方法，以及具有卡扣的热响应双金属致动器 根据该方法开发的致动性能。

公开(公告)号：US20040213370A1

公开(公告)日：2004-10-28

申请号：US10830822

申请日：2004-04-23

申请人： Alcatel IP Networks, Inc.

发明人： Mark A. L. Smallwood ,  Michael J. Clarke ,  Mark A. French ,  Martin R. Lea

IPC分类号： H03K021/00

CPC分类号： H04L43/00 ,  H04L43/0894

摘要： Optimizing statistics counter use is disclosed. A total number of counter bits to be used to track two or more statistics is determined. The total number of counter bits is allocated among the two or more statistics to provide for each statistic a counter comprising the number of bits allocated for that statistic, the allocation being such that each counter overflows at a rate desired for that counter. The overflow rates may be balanced, such that each counter overflows at approximately the same rate.

摘要翻译： 披露了优化统计计数器的用途。 确定要用于跟踪两个或多个统计信息的计数器位的总数。 在两个或多个统计数据之间分配计数器比特的总数，以向每个统计量提供包括为该统计量分配的比特数的计数器，该分配使得每个计数器以该计数器所需的速率溢出。 溢出速率可以平衡，使得每个计数器以大致相同的速率溢出。

公开(公告)号：US20040120445A1

公开(公告)日：2004-06-24

申请号：US10327441

申请日：2002-12-20

发明人： James S. Burns ,  Kenneth D. Shoemaker ,  Sudarshan Kumar ,  Tom E. Wang ,  David J. Ayers ,  Vivek Tiwari

IPC分类号： H03K021/00

CPC分类号： G06F1/305

摘要： A method and apparatus for compensating for current-change induced voltage changes is disclosed. In one embodiment, a digital throttle unit coupled to an instruction pipeline may generate a compensating current signal, which may then cause a dummy load to consume a compensating current. In another embodiment, a counter responsive to changes in clock frequency may generate a ramp current signal, which may then cause a dummy load to consume a current corresponding to the ramp current signal.

摘要翻译： 公开了一种用于补偿电流变化感应电压变化的方法和装置。 在一个实施例中，耦合到指令流水线的数字节流单元可以生成补偿电流信号，然后可以使虚拟负载消耗补偿电流。 在另一个实施例中，响应于时钟频率变化的计数器可产生斜坡电流信号，然后可以使虚拟负载消耗对应于斜坡电流信号的电流。