公开(公告)号：WO2012176347A1

公开(公告)日：2012-12-27

申请号：PCT/JP2011/070760

申请日：2011-09-12

Applicant: 富士電機株式会社 ,  山路 将晴

Inventor： 山路　将晴

IPC: H01L21/822 ,  H01L21/8234 ,  H01L27/04 ,  H01L27/06 ,  H01L27/088

CPC classification number: H01L27/092 ,  H01L21/761 ,  H01L21/823878 ,  H01L21/823892 ,  H01L27/0629 ,  H01L27/0921

Abstract: 　高耐圧集積回路装置には、ｎ - ウェル領域（４）からなる耐圧領域、ｐ領域（６１）からなるグランド電位領域、第１コンタクト領域（６１）および第２コンタクト領域（６２）から構成される高耐圧接合終端領域が形成されている。そして、ｐドレイン領域（３４）からなる中間電位領域に対し、対向距離（Ｗ）が短い対向箇所（Ｅ）の高耐圧接合終端領域を他の箇所より高い抵抗にする。これにより、ｐ領域（６１）とｎ - ウェル領域（４）とからなる寄生ダイオード（４６）のカソード抵抗が増大して、負電圧サージ入力時に正孔の注入を局部的に少なくすることができる。その結果、Ｈ－ＶＤＤ端子またはＶｓ端子に負電圧サージが印加された場合に、ハイサイド回路のロジック部の誤動作や破壊を防止することができる。

Abstract translation: 在高压集成电路器件中，形成包括n阱区（4），包括p区（61）的接地电位区域和由第一区域（61）构成的高压结端接区域的电压区域 接触区域（61）和第二接触区域（62）。 位于远离包括p-漏极区域（34）的中等电位区域的短相对距离（W）的相对位置（E）处的高电压结终端区域被赋予比其它位置更高的电阻。 包括p区域（61）和n-阱区域（4）的寄生二极管（46）的阴极电阻增加，并且在负电压浪涌输入期间可以以局部方式降低空穴注入。 结果，在向H-VDD端子或Vs端子施加负电压浪涌的情况下，可以防止高侧电路的逻辑部分的故障或损坏。

公开(公告)号：WO2012167487A1

公开(公告)日：2012-12-13

申请号：PCT/CN2011/077580

申请日：2011-07-25

Applicant: 中国科学院上海微系统与信息技术研究所 ,  张苗 ,  张波 ,  薛忠营 ,  王曦

Inventor： 张苗 ,  张波 ,  薛忠营 ,  王曦

IPC: H01L21/762 ,  H01L21/8238

CPC classification number: H01L21/76251 ,  H01L21/823807 ,  H01L21/823878 ,  H01L21/84 ,  H01L27/1203

Abstract: 提供一种基于绝缘体上硅（SOI）衬底的高迁移率双沟道材料的制备方法，基于传统的SOI（silicon-on-insulator）衬底，外延压应变的SiGe材料，用作P型金属氧化物半导体场效应晶体管（PMOSFET）的沟道材料；在SiGe材料上继续外延Si，采用离子注入、退火等手段，使部分应变的SiGe弛豫，同时将应变传递到上方Si层中，从而形成应变Si材料，用作N型金属氧化物半导体场效应晶体管（NMOSFET）的沟道材料。该方法能够同时为NMOSFET及PMOSFET提供高迁移率的沟道材料，满足了同时提高NMOSFET和PMOSFET器件性能的要求，为下一代的互补金属氧化物半导体（CMOS）工艺提供潜在的沟道材料。

公开(公告)号：WO2012155833A1

公开(公告)日：2012-11-22

申请号：PCT/CN2012/075554

申请日：2012-05-16

Applicant: 中国科学院上海微系统与信息技术研究所 ,  卞剑涛 ,  狄增峰 ,  张苗

Inventor： 卞剑涛 ,  狄增峰 ,  张苗

IPC: H01L21/762 ,  H01L21/8238

CPC classification number: H01L21/84 ,  H01L21/76224 ,  H01L21/76283 ,  H01L21/823807 ,  H01L21/823878

公开(公告)号：WO2011160338A1

公开(公告)日：2011-12-29

申请号：PCT/CN2010/076705

申请日：2010-09-08

Applicant: 中国科学院上海微系统与信息技术研究所 ,  肖德元 ,  王曦 ,  黄晓橹 ,  陈静

Inventor： 肖德元 ,  王曦 ,  黄晓橹 ,  陈静

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L21/8238

CPC classification number: H01L21/84 ,  H01L21/76264 ,  H01L21/823807 ,  H01L21/823878 ,  H01L27/1207 ,  H01L29/1054

公开(公告)号：WO2011054685A1

公开(公告)日：2011-05-12

申请号：PCT/EP2010/065946

申请日：2010-10-22

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  IBM UNITED KINGDOM LIMITED ,  JI, Brian ,  NING, Tak, Hung ,  CAI, Jin

Inventor： JI, Brian ,  NING, Tak, Hung ,  CAI, Jin

IPC: H01L27/115 ,  H01L27/12 ,  H01L21/8247 ,  H01L21/84 ,  H01L21/8234 ,  H01L21/8238

CPC classification number: H01L27/1203 ,  H01L21/823425 ,  H01L21/823814 ,  H01L21/823878 ,  H01L21/84 ,  H01L27/11521 ,  H01L27/11558 ,  H01L29/792

Abstract: A CMOS device includes a silicon substrate and an electrical insulator formed over the silicon substrate. The device also includes an access pFET formed over the electrical insulator and a first gate stack and a storage pFET formed over the electrical insulator, the storage pFET including a second source region that is co-formed with the first drain region, a second channel region, and a second drain region. The device also includes a second gate stack including a second dielectric layer formed above the second channel region and a floating gate electrode formed above the second gate dielectric layer.

Abstract translation: CMOS器件包括硅衬底和形成在硅衬底上的电绝缘体。 器件还包括形成在电绝缘体上的访问pFET和形成在电绝缘体上的第一栅极堆叠和存储pFET，存储pFET包括与第一漏极区域共同形成的第二源极区域，第二沟道区域 ，和第二漏区。 该器件还包括第二栅极堆叠，其包括形成在第二沟道区上方的第二介电层和形成在第二栅极介电层上方的浮置栅电极。

公开(公告)号：WO2009079485A1

公开(公告)日：2009-06-25

申请号：PCT/US2008/086919

申请日：2008-12-16

Applicant: APPLIED MATERIALS, INC. ,  CHOPRA, Saurabh ,  YE, Zhiyuan ,  KIM, Yihwan

Inventor： CHOPRA, Saurabh ,  YE, Zhiyuan ,  KIM, Yihwan

IPC: H01L21/20 ,  H01L21/205 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7848 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823878 ,  H01L29/66628 ,  H01L29/7834 ,  Y10T428/24612

Abstract: Methods for formation of epitaxial layers containing n-doped silicon are disclosed. Specific embodiments pertain to the formation and treatment of epitaxial layers in semiconductor devices, for example, Metal Oxide Semiconductor Field Effect Transistor (MOSFET) devices. In specific embodiments, the formation of the n-doped epitaxial layer involves exposing a substrate in a process chamber to deposition gases including a silicon source, a carbon source and an n-dopant source. An epitaxial layer may have considerable tensile stress which may be created in a significant amount by a high concentration of n-dopant. A layer having n-dopant may also have substitutional carbon. Phosphorus as an n-dopant with a high concentration is provided. A substrate having an epitaxial layer with a high level of n-dopant is also disclosed.

Abstract translation: 公开了形成含有n掺杂硅的外延层的方法。 具体实施例涉及半导体器件中的外延层的形成和处理，例如金属氧化物半导体场效应晶体管（MOSFET）器件。 在具体实施方案中，n掺杂外延层的形成包括将处理室中的衬底暴露于包括硅源，碳源和n-掺杂剂源的沉积气体。 外延层可能具有相当大的拉伸应力，这可以通过高浓度的n-掺杂物以显着的量产生。 具有n-掺杂剂的层也可以具有取代的碳。 提供了作为高浓度的n掺杂剂的磷。 还公开了具有高水平的n掺杂剂的外延层的衬底。

公开(公告)号：WO2009032582A1

公开(公告)日：2009-03-12

申请号：PCT/US2008/074178

申请日：2008-08-25

Applicant: TEXAS INSTRUMENTS INCORPORATED ,  PINTO, Angelo ,  CHIDAMBARAM, Periannan, R. ,  WISE, Rick, L.

Inventor： PINTO, Angelo ,  CHIDAMBARAM, Periannan, R. ,  WISE, Rick, L.

IPC: H01L21/762

CPC classification number: H01L21/76275 ,  H01L21/76283 ,  H01L21/823807 ,  H01L21/823878 ,  H01L21/84 ,  H01L29/045

Abstract: A device (2300) and method of reducing residual STI corner defects in a hybrid orientation transistor comprising, forming a direct silicon bonded substrate (2002) wherein a second silicon layer with a second crystal orientation is bonded to a handle substrate with a first crystal orientation, forming a pad oxide (2102) layer on the second silicon layer, forming a nitride layer (2104) on the pad oxide layer, forming an isolation trench (2206) within the direct silicon bonded substrate through the second silicon layer and into the handle substrate, patterning a PMOS region of the direct silicon bonded substrate utilizing photoresist (2302) including a portion of the isolation trench, implanting (2304) and amorphizing an NMOS region of the direct silicon bonded substrate, removing the photoresist, performing solid phase epitaxy, performing a recrystallization anneal, forming an STI liner, completing front end processing, and performing back end processing.

Abstract translation: 一种减少混合取向晶体管中的残留STI拐角缺陷的装置（2300）和方法，包括：形成直接硅键合衬底（2002），其中具有第二晶体取向的第二硅层以第一晶体取向结合到手柄衬底 ，在所述第二硅层上形成衬垫氧化物层（2102），在所述衬垫氧化物层上形成氮化物层（2104），通过所述第二硅层在所述直接硅键合衬底内形成隔离沟槽（2206）并进入所述手柄 衬底，利用包括隔离沟槽的一部分的光致抗蚀剂（2302）构图直接硅键合衬底的PMOS区域，注入（2304）并使直接硅键合衬底的NMOS区域非晶化，去除光致抗蚀剂，进行固相外延， 进行再结晶退火，形成STI衬垫，完成前端处理，以及进行后端处理。

公开(公告)号：WO2009016880A1

公开(公告)日：2009-02-05

申请号：PCT/JP2008/059731

申请日：2008-05-27

Applicant: 日本ユニサンティスエレクトロニクス株式会社 ,  舛岡 富士雄 ,  中村 広記

Inventor： 舛岡 富士雄 ,  中村 広記

IPC: H01L27/092 ,  H01L21/8238 ,  H01L21/3205 ,  H01L21/822 ,  H01L23/52 ,  H01L27/04 ,  H01L29/786

CPC classification number: H01L27/092 ,  H01L21/82385 ,  H01L21/823878 ,  H01L21/823885 ,  H01L21/84 ,  H01L29/78642 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 　pMOSのゲート幅をnMOSのゲート幅の二倍としたSGTを用いた高集積で高速な少なくとも2段以上のCMOSインバータ結合回路からなる半導体装置を提供する。本発明に係る半導体装置は、2段以上のCMOSインバータを結合したCMOSインバータ結合回路からなり、第一のCMOSインバータは、1行1列目と2行1列目のpMOS SGTと、1行2列目のnMOS SGTで構成され、第二のCMOSインバータは、1行3列目と2行3列目のpMOS SGTと、2行2列目のnMOS SGTで構成され、1行1列目と2行1列目のSGTのドレイン拡散層と、1行2列目のSGTのドレイン拡散層とを島状半導体下部層で接続するように配線された出力端子と、1行3列目と、2行3列目のSGTのゲートと、2行2列目のSGTのゲートとを接続するように配線された入力端子とを接続する。

Abstract translation: 一种半导体器件，其由至少两级的高集成度高速CMOS反相器耦合电路组成，其采用SGT，其中pMOS的栅极宽度为nMOS的栅极宽度的两倍。 半导体器件包括耦合两级或更多CMOS反相器的CMOS反相器耦合电路。 第一CMOS反相器由第一行第一列和第二行第一列的pMOS SGT和第一行第二列的nMOS SGT组成，第二CMOS反相器由第一行第三列和第二行第三列的pMOS SGT组成，并且 第二行第二列的nMOS SGT。 布线的第一行第一列和第二行第一列的SGT的漏极扩散层与第一行第二列的SGT的漏极扩散层通过岛状半导体下层连接的输出端子与输入端子 ，其被连接以将第一行第三列和第二行第三列的SGT的栅极与第二行第二列的SGT的栅极连接。

公开(公告)号：WO2008148882A2

公开(公告)日：2008-12-11

申请号：PCT/EP2008057110

申请日：2008-06-06

Applicant: SOITEC SILICON ON INSULATOR ,  COMMISSARIAT ENERGIE ATOMIQUE ,  SIGNAMARCHEIX THOMAS ,  FOURNEL FRANCK ,  MORICEAU HUBERT

Inventor： SIGNAMARCHEIX THOMAS ,  FOURNEL FRANCK ,  MORICEAU HUBERT

IPC: H01L21/762 ,  H01L21/8258

CPC classification number: H01L21/8258 ,  H01L21/76254 ,  H01L21/823807 ,  H01L21/823878 ,  H01L21/84

Abstract: The invention concerns a method for producing a hybrid substrate, comprising a support substrate (40), a continuous buried insulator layer (42) and, on this layer, a hybrid layer (26 ) comprising alternating zones of a first material (26) and at least one second material (32), wherein these two materials are different by their nature and/or their crystallographic characteristics, said method comprising: - the formation of a hybrid layer (26), comprising alternating zones of first and second materials, on a homogeneous substrate (22), - the assembly of this hybrid layer, the continuous insulator layer (42) and the support substrate (40), - the elimination of a part at least of the homogeneous substrate (40), before or after the assembly step.

Abstract translation: 本发明涉及一种用于生产混合基板的方法，其包括支撑基板（40），连续掩埋绝缘体层（42），并且在该层上，混合层（26）包括交替的第一材料（26）和 至少一个第二材料（32），其中这两种材料的性质和/或它们的晶体学特性是不同的，所述方法包括： - 形成混合层（26），其包含第一和第二材料的交替区域， 均质基底（22）， - 该混合层，连续绝缘体层（42）和支撑基底（40）的组装，至少在同质基底（40）的部分消除之前或之后 组装步骤

公开(公告)号：WO2008137480A2

公开(公告)日：2008-11-13

申请号：PCT/US2008/062101

申请日：2008-04-30

Applicant: DSM SOLUTIONS, INC. ,  VORA, Madhukar, B.

Inventor： VORA, Madhukar, B.

IPC: H01L21/761

CPC classification number: H01L29/808 ,  H01L21/28525 ,  H01L21/761 ,  H01L21/76895 ,  H01L21/8213 ,  H01L21/823481 ,  H01L21/823878 ,  H01L29/1066 ,  H01L29/665 ,  H01L29/7833

Abstract: Integrated active area isolation structure for transistor to replace larger and more expensive Shallow Trench Isolation or field oxide to isolate transistors. Multiple well implant is formed with PN junctions between wells and with surface contacts to substrate and wells so bias voltages applied to reverse bias PN junctions to isolate active areas. Insulating layer is formed on top surface of substrate and interconnect channels are etched in insulating layer which do not go down to the semiconductor substrate. Contact openings for surface contacts to wells and substrate are etched in insulating layer down to semiconductor layer. Doped silicon or metal is formed in contact openings for surface contacts and to form interconnects in channels. Silicide may be formed on top of polycrystalline silicon contacts and interconnect lines to lower resistivity. Any JFET or MOS transistor may be integrated into the resulting junction isolated active area.

Abstract translation: 用于晶体管的集成有源区隔离结构来代替更大和更昂贵的浅沟槽隔离或场氧化物来隔离晶体管。 在井之间形成PN结，并且与衬底和阱的表面接触形成多阱注入，因此施加到反向偏置PN结的偏置电压以隔离有源区。 绝缘层形成在衬底的顶表面上，互连通道被蚀刻在绝缘层中，绝缘层不会下降到半导体衬底。 用于与阱和衬底的表面接触的接触开口在绝缘层中被蚀刻到半导体层。 掺杂的硅或金属形成在用于表面接触的接触开口中并且在通道中形成互连。 可以在多晶硅触点和互连线之上形成硅化物以降低电阻率。 任何JFET或MOS晶体管可以集成到所得到的结隔离有源区域中。