公开(公告)号：WO2017145197A1

公开(公告)日：2017-08-31

申请号：PCT/JP2016/001056

申请日：2016-02-26

Applicant: FUJI ELECTRIC CO., LTD.

Inventor： YANG, Wentao ,  SIN, Johnny Kin On ,  ONOZAWA, Yuichi

IPC: H01L29/06 ,  H01L29/78

CPC classification number: H01L29/407 ,  H01L21/32131 ,  H01L21/32139 ,  H01L21/761 ,  H01L29/0623 ,  H01L29/401 ,  H01L29/404 ,  H01L29/408

Abstract: At edge termination region (12), a trench (22) is disposed near an interface of an active region (11). Inside the trench (22), an embedded insulating film (23) is embedded, and inside the embedded insulating film (23), a FP (45) long in a direction of depth is disposed. The FP (45) curves outwardly away from an inner side wall (22a) of the trench (22) as a depth from a base front surface increases. At least near a bottom end of the FP (45), a distance (w3) between the FP (45) and the inner side wall (22a) of trench (22) is greater than a width (w2) of the groove (24). The FP (45) is connected to a front surface electrode (4) that extends on the embedded insulating film (23). As a result, breakdown voltage can be enhanced, adverse effects of the surface charge can be reduced, and chip size can be further reduced.

Abstract translation: 在边缘终止区（12）处，沟槽（22）设置在有源区（11）的界面附近。 在沟槽（22）内埋入嵌入绝缘膜（23），在埋入绝缘膜（23）的内部配置深度方向较长的FP（45）。 随着距基部前表面的深度增加，FP（45）从沟槽（22）的内侧壁（22a）向外弯曲。 至少在FP（45）的底端附近，FP（45）与沟槽（22）的内侧壁（22a）之间的距离（w3）大于沟槽（24）的宽度（w2） ）。 FP（45）连接到在嵌入绝缘膜（23）上延伸的前表面电极（4）。 结果，可以增强击穿电压，可以降低表面电荷的不利影响，并且可以进一步减小芯片尺寸。

公开(公告)号：WO2016022975A1

公开(公告)日：2016-02-11

申请号：PCT/US2015/044317

申请日：2015-08-07

Applicant: TEXAS INSTRUMENTS INCORPORATED ,  TEXAS INSTRUMENTS JAPAN LIMITED

Inventor： CAI, Jun

IPC: H01L29/80

CPC classification number: H01L29/7823 ,  H01L21/26513 ,  H01L21/761 ,  H01L21/76224 ,  H01L21/823814 ,  H01L27/0922 ,  H01L29/0634 ,  H01L29/0649 ,  H01L29/0653 ,  H01L29/0847 ,  H01L29/0856 ,  H01L29/0873 ,  H01L29/0878 ,  H01L29/1041 ,  H01L29/1083 ,  H01L29/1087 ,  H01L29/1095 ,  H01L29/66659 ,  H01L29/66681 ,  H01L29/66689 ,  H01L29/78 ,  H01L29/7816 ,  H01L29/7835

Abstract: In described examples, an LDMOS device (1200) includes at least one drift region (1222) disposed in a portion of a semiconductor substrate (1210); at least one isolation structure (1252) at a surface of the semiconductor substrate (1210); a D-well region positioned adjacent a portion of the at least one drift region (1222), and an intersection of the drift region (1222) and the D-well region forming a junction (1226) between first and second conductivity types; a gate structure (1282) disposed over the semiconductor substrate (1210); a source contact region (S) disposed on the surface of the D-well region; a drain contact region (D) disposed adjacent the isolation structure (1252); and a double buffer region including a first buried layer (1228) lying beneath the D-well region and the drift region (1222) and doped to the second conductivity type, and a second high voltage deep diffusion layer (1218) lying beneath the first buried layer (1228) and doped to the first conductivity type.

Abstract translation: 在所描述的示例中，LDMOS器件（1200）包括设置在半导体衬底（1210）的一部分中的至少一个漂移区（1222）; 在半导体衬底（1210）的表面处的至少一个隔离结构（1252）; 位于所述至少一个漂移区域（1222）的一部分附近的D阱区域以及在第一和第二导电类型之间形成结（1226）的漂移区域（D22）和D阱区域的交点; 设置在所述半导体衬底（1210）上方的栅极结构（1282）; 源极接触区域（S），设置在D阱区域的表面上; 设置在所述隔离结构（1252）附近的漏极接触区域（D）; 以及双缓冲区，包括位于D阱区之下的第一掩埋层（1228）和掺杂到第二导电类型的漂移区（1222），以及位于第一和第二漏极之下的第二高电压深度扩散层（1218） 掩埋层（1228）并掺杂到第一导电类型。

公开(公告)号：WO2015117038A1

公开(公告)日：2015-08-06

申请号：PCT/US2015/013989

申请日：2015-01-30

Applicant: TEXAS INSTRUMENTS INCORPORATED ,  TEXAS INSTRUMENTS JAPAN LIMITED

Inventor： WANG, Jun ,  BAIOCCHI, Frank ,  LIN, Haian

IPC: H01L27/092 ,  H01L21/8238

CPC classification number: H01L27/088 ,  H01L21/26533 ,  H01L21/761 ,  H01L21/823493 ,  H01L27/1207 ,  H01L29/0649 ,  H01L29/1045 ,  H01L29/1087 ,  H01L29/402 ,  H01L29/4175 ,  H01L29/7816 ,  H01L29/7835 ,  H02M3/1588 ,  Y02B70/1466

Abstract: In described examples, an integrated semiconductor transistor chip (110a) for use in a buck converter includes a high side transistor (120a), which is formed on the chip (110a) and includes a laterally diffused metal oxide semiconductor (LDMOS) transistor. Also, the chip (110a) includes a low side transistor (130a), which is formed on the chip (110a) and includes a source down metal oxide semiconductor field effect transistor (MOSFET). Further, the chip (110a) includes: a substrate (138) for use as a source for the low side transistor (130a); and an n-doped well (122) for isolation of the high side transistor (120a) from the source of the low side transistor (130a).

Abstract translation: 在所述实施例中，用于降压转换器的集成半导体晶体管芯片（110a）包括形成在芯片（110a）上并包括横向扩散的金属氧化物半导体（LDMOS）晶体管的高侧晶体管（120a）。 此外，芯片（110a）包括形成在芯片（110a）上并包括源极金属氧化物半导体场效应晶体管（MOSFET）的低侧晶体管（130a）。 此外，芯片（110a）包括：用作低侧晶体管（130a）的源极的衬底（138）; 以及用于从低侧晶体管（130a）的源极隔离高侧晶体管（120a）的n掺杂阱（122）。

公开(公告)号：WO2015075495A1

公开(公告)日：2015-05-28

申请号：PCT/IB2013/002896

申请日：2013-11-22

Applicant: FREESCALE SEMICONDUCTOR, INC. ,  BESSE, Patrice ,  LAINE, Jean Philippe ,  ROLLAND, Eric Pierre

Inventor： BESSE, Patrice ,  LAINE, Jean Philippe ,  ROLLAND, Eric Pierre

IPC: H01L27/04

CPC classification number: H01L27/0262 ,  H01L21/761 ,  H01L21/76264 ,  H01L27/0259 ,  H01L27/0292 ,  H01L29/0649 ,  H01L29/45 ,  H01L29/87

Abstract: An ESD protection circuit (100) and device structure (200) comprises five transistors (101, 102, 103, 104 and 105), two PNP and three NPN. The five transistors are coupled together so that a first NPN and PNP pair (101, 102) constitute a first silicon controlled rectifier, SCR. The NPN transistor 102 of the first SCR and a third transistor (103) of NPN type are coupled so that they constitute a Darlington pair. A further NPN and PNP pair (104, 105) are coupled together to form a second SCR with the collector of the PNP transistor of the first SCR being coupled with the emitter of the PNP transistor (104) of the second SCR. The circuit is particularly suitable for high voltage triggering applications and two or more devices may be cascaded in series in order to further increase the triggering voltage.

Abstract translation: ESD保护电路（100）和器件结构（200）包括五个晶体管（101,102,103,104和105），两个PNP和三个NPN。 五个晶体管耦合在一起，使得第一NPN和PNP对（101,102）构成第一可控硅整流器SCR。 第一SCR的NPN晶体管102和NPN型的第三晶体管103被耦合，使得它们构成达林顿对。 另一个NPN和PNP对（104,105）耦合在一起以形成第二SCR，第一SCR的PNP晶体管的集电极与第二SCR的PNP晶体管（104）的发射极耦合。 该电路特别适用于高电压触发应用，并且两个或多个器件可以串联级联以进一步增加触发电压。

公开(公告)号：WO2014205219A1

公开(公告)日：2014-12-24

申请号：PCT/US2014/043187

申请日：2014-06-19

Applicant: TEXAS INSTRUMENTS INCORPORATED ,  TEXAS INSTRUMENTS JAPAN LIMITED

Inventor： HUNTER, Bradford, Lawrence ,  NICHOLSON, Richard, David

IPC: H02H3/24

CPC classification number: H02H9/044 ,  H01L21/761 ,  H01L27/0274 ,  H01L29/0653 ,  H01L29/0878 ,  H01L29/42368 ,  H01L29/7816 ,  H02H9/046

Abstract: In described examples, an integrated circuit device (100) includes an internal circuitry (102) to be protected against a voltage. The voltage can be received through an I/O node (101). A FET (103) is connected between the I/O node (101) and the internal circuitry (102) to protect the internal circuitry (102) against the voltage. A source and a drain of the FET (103) are in series with the I/O node (101) and the internal circuitry (102).

Abstract translation: 在所描述的示例中，集成电路器件（100）包括被保护以防止电压的内部电路（102）。 可以通过I / O节点（101）接收电压。 FET（103）连接在I / O节点（101）和内部电路（102）之间，以保护内部电路（102）抵抗电压。 FET（103）的源极和漏极与I / O节点（101）和内部电路（102）串联。

公开(公告)号：WO2014136082A1

公开(公告)日：2014-09-12

申请号：PCT/IB2014/059497

申请日：2014-03-06

Applicant: COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES

Inventor： GARANDET, Jean-Paul ,  DUBOIS, Sébastien ,  ENJALBERT, Nicolas ,  VEIRMAN, Jordi ,  VESCHETTI, Yannick

IPC: H01L31/0352 ,  H01L21/761 ,  H01L31/068 ,  H01L31/18 ,  H01L27/142 ,  H01L31/0687

CPC classification number: H01L31/1804 ,  H01L21/761 ,  H01L31/03529 ,  H01L31/047 ,  H01L31/068 ,  H01L31/0687 ,  Y02E10/547 ,  Y02P70/521

Abstract: La présente invention concerne une plaquette (10) de silicium monolithique, présentant, dans au moins un plan vertical de coupe, une alternance de zones (110) dopées n et de zones (120) dopées p, chacune des zones s'étendant sur toute l'épaisseur (e) de la plaquette, caractérisée en ce que : - lesdites zones dopées n (110) et dopées p (120) présentent chacune, dans le plan de coupe, une largeur (L 1 , L 2 ) d'au moins 1 mm; - les zones dopées n (110) présentent une concentration en donneurs thermiques à base d'oxygène distincte de celle des zones dopées p (120); et - lesdites zones dopées n (110) et lesdites zones dopées p (120) sont séparées entre elles par des zones d'isolation électrique (130). Elle concerne encore des procédés de fabrication d'une telle plaquette.

Abstract translation: 本发明涉及在至少一个垂直切割平面中具有交替的n掺杂区域（110）和p掺杂区域（120）的单片硅晶片（10），每个区域在整个厚度（e）上延伸， 的特征在于：所述n掺杂区域（110）和p掺杂区域（120）在切割平面中各自具有至少1mm的宽度（L1，L2）; - n掺杂区域（110）具有不同于p掺杂区域（120）的氧供体的浓度。 并且 - 所述n掺杂区域（110）和所述p掺杂区域通过电绝缘区域（130）彼此分离。 它还涉及生产这种晶片的方法。

公开(公告)号：WO2013179784A1

公开(公告)日：2013-12-05

申请号：PCT/JP2013/060992

申请日：2013-04-11

Applicant: 富士電機株式会社

Inventor： 上西　顕寛 ,  山路　将晴

IPC: H01L29/06 ,  H01L27/08

CPC classification number: H01L29/063 ,  H01L21/26513 ,  H01L21/74 ,  H01L21/761 ,  H01L29/0646 ,  H01L29/404

Abstract: 　ダブルリサーフ構造からなる高耐圧分離構造を有する半導体装置であって、低電位領域と高電位領域とを分離する高耐圧分離構造を備える。高耐圧分離構造は、平面形状が環状の帯状で、直線部分と、当該直線部分に繋がるコーナー部分とからなる。高耐圧分離構造において、ｎ型のウェル領域の基板おもて側の表面層には、ｎ型のウェル領域の外周に沿ってｐ型のリサーフ領域が形成されている。リサーフ領域の単位面積当たりの総不純物量を直線部分に比べてコーナー部分で少なくすることで、コーナー部分での耐圧曲線（３２）のピーク値となるドーズ量の位置（３２ａ）を直線部分での耐圧曲線（３１）のピーク値となるドーズ量の位置（３１ａ）に合わせることができる。その結果、素子耐圧を高くすることができて、プロセスのばらつきによる素子耐圧の低下を抑制することができる。

Abstract translation: 具有由双RESURF结构形成的高耐压分离结构的半导体器件具有分离低电位区域和高电位区域的高耐压分离结构。 高耐压分离结构具有环形带状平面形状，并且由直线部分和与直线部分连接的拐角部分构成。 在高耐压分离结构中，沿着n型阱区的衬底正面的表面层上的n型阱区的外周形成p型RESURF区。 通过使角部中的单位面积的总杂质量比直线部分小，则耐压曲线（32）的峰值的剂量量的位置（32a） 获得角部，可以与获得直线部分中的耐压（31）的峰值的剂量量的位置（31a）匹配。 结果，可以提高元件耐受电压，从而可以抑制由于工艺变化引起的元件耐受电压的降低。

公开(公告)号：WO2013168237A1

公开(公告)日：2013-11-14

申请号：PCT/JP2012/061777

申请日：2012-05-08

Applicant: 新電元工業株式会社 ,  六鎗 広野 ,  伊東 浩二 ,  小笠原 淳 ,  伊藤 一彦

Inventor： 六鎗　広野 ,  伊東　浩二 ,  小笠原　淳 ,  伊藤　一彦

IPC: H01L21/316 ,  H01L29/861 ,  H01L29/868

CPC classification number: H01L23/291 ,  C03C3/093 ,  C03C8/04 ,  C03C8/24 ,  C03C2207/00 ,  H01L21/02112 ,  H01L21/02164 ,  H01L21/02175 ,  H01L21/02178 ,  H01L21/02192 ,  H01L21/02345 ,  H01L21/56 ,  H01L21/761 ,  H01L21/76224 ,  H01L21/76232 ,  H01L23/3171 ,  H01L23/3185 ,  H01L29/66136 ,  H01L29/8611 ,  H01L29/8613 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 　少なくともＳｉＯ ２ と、Ｂ ２ Ｏ ３ と、Ａｌ ２ Ｏ ３ と、ＺｎＯと、ＣａＯ、ＭｇＯ及びＢａＯのうち少なくとも２つのアルカリ土類金属の酸化物とを含有し、かつ、Ｐｂと、Ａｓと、Ｓｂと、Ｌｉと、Ｎａと、Ｋとを実質的に含有しない半導体接合保護用ガラス組成物であって、５０℃～５５０℃の温度範囲における平均線膨率が３．３３×１０ －６ ～４．１３×１０ －６ の範囲内にある半導体接合保護用ガラス組成物。　本発明の半導体接合保護用ガラス組成物によれば、鉛を含まないガラス材料を用いて、従来の「珪酸鉛を主成分としたガラス材料」を用いた場合と同様に高耐圧の半導体装置を製造することが可能となる。

Abstract translation: 一种用于半导体结保护的玻璃组合物，其至少含有选自CaO，MgO和BaO中的SiO 2，B 2 O 3，Al 2 O 3，ZnO和至少两种碱土金属氧化物，但基本上不含Pb，As，Sb，Li，Na 该半导体结保护用玻璃组合物在50℃〜550℃的温度范围内的平均线膨胀系数在3.33×10 -6〜4.13×10 -6的范围内。 本发明的半导体结保护用玻璃组合物能够在常规的“主要由硅酸铅构成的玻璃材料”的情况下使用不含铅的玻璃材料制造具有高耐受电压的半导体器件 用过的。

公开(公告)号：WO2008137480A3

公开(公告)日：2009-10-15

申请号：PCT/US2008062101

申请日：2008-04-30

Applicant: DSM SOLUTIONS INC ,  VORA MADHUKAR B

Inventor： VORA MADHUKAR B

IPC: H01L21/761 ,  H01L21/337 ,  H01L21/768 ,  H01L21/8234 ,  H01L29/10 ,  H01L29/808

CPC classification number: H01L29/808 ,  H01L21/28525 ,  H01L21/761 ,  H01L21/76895 ,  H01L21/8213 ,  H01L21/823481 ,  H01L21/823878 ,  H01L29/1066 ,  H01L29/665 ,  H01L29/7833

Abstract: Integrated active area isolation structure for transistor to replace larger and more expensive Shallow Trench Isolation or field oxide to isolate transistors. Multiple well implant is formed with PN junctions between wells and with surface contacts to substrate and wells so bias voltages applied to reverse bias PN junctions to isolate active areas. Insulating layer is formed on top surface of substrate and interconnect channels are etched in insulating layer which do not go down to the semiconductor substrate. Contact openings for surface contacts to wells and substrate are etched in insulating layer down to semiconductor layer. Doped silicon or metal is formed in contact openings for surface contacts and to form interconnects in channels. Silicide may be formed on top of polycrystalline silicon contacts and interconnect lines to lower resistivity. Any JFET or MOS transistor may be integrated into the resulting junction isolated active area.

Abstract translation: 用于晶体管的集成有源区隔离结构来代替更大和更昂贵的浅沟槽隔离或场氧化物来隔离晶体管。 在井之间形成PN结，并且与衬底和阱的表面接触形成多阱注入，因此施加到反向偏置PN结的偏置电压以隔离有源区。 绝缘层形成在衬底的顶表面上，互连通道被蚀刻在绝缘层中，绝缘层不会下降到半导体衬底。 用于与阱和衬底的表面接触的接触开口在绝缘层中被蚀刻到半导体层。 掺杂的硅或金属形成在用于表面接触的接触开口中并且在通道中形成互连。 可以在多晶硅触点和互连线之上形成硅化物以降低电阻率。 任何JFET或MOS晶体管可以集成到所得到的结隔离有源区域中。

公开(公告)号：WO2009017869A1

公开(公告)日：2009-02-05

申请号：PCT/US2008/063939

申请日：2008-05-16

Applicant: INTERSIL AMERICA, INC.

Inventor： CHURCH, Michael

IPC: H01L21/761 ,  H01L21/74 ,  H01L29/06

CPC classification number: H01L21/761 ,  H01L29/0878 ,  H01L29/1083 ,  H01L29/167 ,  H01L29/7322 ,  H01L29/7816

Abstract: The present disclosed integrated circuit includes a substrate having a top surface, a buried N type layer in the substrate, N type contact region extending from the surface to the buried N type region, a buried P type region abutting and above the buried N type region in the substrate, a P type contact region extending from the surface to the buried P type region, and an N type device region in the surface and above the buried P type region. The P type impurity of the buried P type region including an impurity of a lower coefficient of diffusion than the coefficient of diffusion of the impurities of the P type contact region.

Abstract translation: 本公开的集成电路包括：具有上表面的衬底，衬底中的掩埋N型层，从表面延伸到掩埋N型区的N型接触区，与掩埋N型区相邻并且高于掩埋N型区的掩埋P型区 在基板中，从表面延伸到掩埋P型区域的P型接触区域，以及表面上和掩埋P型区域上方的N型器件区域。 掩埋P型区域的P型杂质包含比P型接触区域的杂质扩散系数低的扩散系数的杂质。