公开(公告)号：WO2016209828A1

公开(公告)日：2016-12-29

申请号：PCT/US2016/038554

申请日：2016-06-21

Applicant: BREWER SCIENCE INC.

Inventor： ZHONG, Xing-Fu ,  HUANG, Runhui ,  ZHANG, Boyu

IPC: H01L21/027 ,  H01L21/768 ,  G03F1/22 ,  G03F1/48 ,  G03F7/26 ,  G03F7/004

CPC classification number: H01L21/0337 ,  C09D125/08 ,  C09D131/02 ,  C09D179/08 ,  H01L21/02118 ,  H01L21/02282

Abstract: Planarizing and spin-on-carbon (SOC) compositions that fill vias and/or trenches on a substrate while planarizing the surface in a single thin layer coating process are provided. The compositions can planarize wide ranges of substrates with vias or trenches of from about 20 nm to about 220 nm wide, and up to about 700 nm deep. These extraordinary properties come from the low molecular weight of the polymers used in the materials, thermally-labile protecting groups on the polymers, and a delayed crosslinking reaction.

Abstract translation: 提供了在单个薄层涂覆工艺中平坦化表面的同时在基板上填充过孔和/或沟槽的平面化和旋涂碳（SOC）组合物。 组合物可以通过具有约20nm至约220nm宽和高达约700nm深的通孔或沟槽来平坦化宽范围的衬底。 这些非凡的性质来自材料中使用的聚合物的低分子量，聚合物上的热不稳定保护基团和延迟的交联反应。

公开(公告)号：WO2016154305A1

公开(公告)日：2016-09-29

申请号：PCT/US2016/023772

申请日：2016-03-23

Applicant: APPLIED MATERIALS, INC.

Inventor： REILLY, Patrick James ,  BETHKE, David Alan ,  LEE, Kwangduk

IPC: H01L21/205 ,  H01L21/027

CPC classification number: H01L21/02115 ,  H01L21/02118 ,  H01L21/02274 ,  H01L21/0332 ,  H01L21/0337 ,  H01L21/31111 ,  H01L21/31133

Abstract: Aspects of the disclosure pertain to methods of forming planar amorphous carbon layers on patterned substrates. Layers formed according to embodiments outlined herein have may improve manufacturing yield by making the top surface of an amorphous carbon layer more planar despite underlying topography or stoichiometric variations. The amorphous carbon layers may comprise carbon and hydrogen, may consist of carbon and hydrogen or may comprise or consist of carbon, hydrogen and nitrogen in embodiments. Methods described herein may comprise introducing a hydrogen-containing precursor at a relatively high ratio relative to a hydrocarbon into a substrate processing region and concurrently applying a local plasma power capacitively to the substrate processing region to form the planar layer. Alternatively an atomic flow ratio of hydrogen:carbon may begin low and increase discretely or smoothly during formation of the amorphous carbon layer.

Abstract translation: 本公开的方面涉及在图案化基板上形成平面非晶碳层的方法。 根据本文概述的实施方案形成的层可以通过使无定形碳层的顶表面更平面，而不管底层的地形或化学计量变化，都可以提高制造产率。 无定形碳层可以包括碳和氢，可以由碳和氢组成，或者在实施方案中可以包含或由碳，氢和氮组成。 本文描述的方法可以包括将相对于烃的相对高的比例的含氢前体引入基板处理区域中，并且同时将局部等离子体功率电容地施加到基板处理区域以形成平面层。 或者，氢：碳的原子流动比可以开始低，并且在形成无定形碳层期间离散或平滑地增加。

公开(公告)号：WO2016148139A1

公开(公告)日：2016-09-22

申请号：PCT/JP2016/058153

申请日：2016-03-15

Applicant: シャープ株式会社

Inventor： 西川　大地 ,  平瀬　剛 ,  岡本　哲也 ,  妹尾　亨 ,  園田　通 ,  藤原　聖士 ,  石田　守

IPC: H01L21/31 ,  H01L21/02 ,  H01L21/318 ,  H05H1/46

CPC classification number: H01L21/0206 ,  B08B5/02 ,  B08B7/00 ,  H01J37/00 ,  H01J37/32357 ,  H01J37/32715 ,  H01J37/32862 ,  H01L21/02 ,  H01L21/0332 ,  H01L21/0337 ,  H01L21/31 ,  H01L21/67028 ,  H01L21/67103 ,  H01L21/67109 ,  H01L21/67248 ,  H01L21/6831 ,  H01L21/68742 ,  H01L21/68785 ,  H01L51/5246 ,  H01L51/56 ,  H05H1/46

Abstract: 　成膜用マスク（３１）の変形を防止することができるクリーニング方法を提供する。チャンバ（２）内におけるシャワーヘッド（４）とサセプタ（３）との間に配置された成膜用マスク（３１）を冷却しながら、該成膜用マスク（３１）に、該成膜用マスク（３１）の表面に付着している反応生成物（３２）と反応する、プラズマ化されたクリーニングガスを吹き付ける。

Abstract translation: 提供了可以防止成膜掩模（31）变形的清洁方法。 与在室（2）内配置在喷头（4）和基座（3）之间的成膜掩模（31）的表面附着的反应产物（32）反应的清洗气体，以及 当成膜掩模（31）被冷却时，成为等离子体吹在成膜掩模（31）上。

公开(公告)号：WO2016140031A1

公开(公告)日：2016-09-09

申请号：PCT/JP2016/053988

申请日：2016-02-10

Applicant: 東京エレクトロン株式会社

Inventor： 村松　誠 ,  冨田　忠利 ,  源島　久志 ,  楊　元 ,  北野　高広 ,  西　孝典

IPC: H01L21/027 ,  B82Y40/00 ,  C08F297/00

CPC classification number: B81C1/00031 ,  B81C1/00428 ,  B81C2201/0149 ,  B82Y40/00 ,  C08F297/00 ,  H01L21/0271 ,  H01L21/0337 ,  H01L21/67178 ,  H01L21/67742

Abstract: 　親水性ポリマー（４１１）と疎水性ポリマー（４１２）とを含むブロック共重合体を用いた基板処理方法はポリマー分離工程を有し、ブロック共重合体における親水性ポリマーの分子量の比率は、ポリマー分離工程後に親水性ポリマー（４１１）が平面視において六方最密構造に対応する位置に配列するように２０％～４０％に調整され、ポリマー分離工程においては、疎水性の塗布膜による円形状の各パターン（４０４）上に円柱状の第１の親水性ポリマー（４１１ａ）をそれぞれ相分離させ、各第１の親水性ポリマー（４１１ａ）の間に、円柱状の第２の親水性ポリマー（４１１ｂ）を相分離させて、第１の親水性ポリマー（４１１ａ）と第２の親水性ポリマー（４１１ｂ）が平面視において六方最密構造に対応する位置に配列するように、円形状のパターン（４０４）の直径が定められている。

Abstract translation: 使用包含亲水性聚合物（411）和疏水性聚合物（412）的嵌段共聚物的基板处理方法具有聚合物分离工序; 将嵌段共聚物中的亲水性聚合物的分子量的比例调整为20-40％，使得亲水性聚合物（411）在聚合物分离步骤之后的平面图中排列在对应于六方密堆积结构的位置 ; 并且在聚合物分离步骤期间基于疏水性涂膜在圆形图案（404）上的柱状第一亲水性聚合物（411a）彼此分离，柱状第二亲水性聚合物（411b）在相间分离 确定第一亲水性聚合物（411a）和圆形图案（404）的直径，使得第一亲水性聚合物（411a）和第二亲水性聚合物（411b）布置在与六方密堆积结构相对应的位置 在平面图。

公开(公告)号：WO2016106092A1

公开(公告)日：2016-06-30

申请号：PCT/US2015/066462

申请日：2015-12-17

Applicant: TOKYO ELECTRON LIMITED ,  TOKYO ELECTRON U.S. HOLDINGS, INC.

Inventor： DEVILLIERS, Anton J. ,  SMITH, Jeffrey

IPC: H01L21/027

CPC classification number: H01L21/0337

Abstract: Patterning methods for creating sub-resolution trenches, contact openings, lines, and other structures at smaller dimensions as compared to using conventional self-aligned multiple patterning and sequential litho-etch deposition patterning approaches. Techniques herein include patterning using a grafting polymer material that has been modified to provide little or no etch resistance (fast etching). The grafting polymer material is deposited as spacer material on a substrate having mandrels. The spacer material selectively adheres to mandrel surfaces without adhering to exposed portions of an underlying layer. The spacer material also adheres up to a specific length so that sidewall spacers are formed. Openings between spacers are filled with a filler material, and then the sidewall spacers, made of the grafting material, are etched thereby creating antispacers. Etch transfer to a memorization layer and/or using additional relief patterns can be incorporated for creating various features.

Abstract translation: 与使用常规自对准多重图案化和顺序光刻蚀沉积图案化方法相比，用于在较小尺寸下创建子分辨率沟槽，接触开口，线和其它结构的图案化方法。 本文的技术包括使用已经被修饰以提供很少或没有蚀刻电阻（快速蚀刻）的接枝聚合物材料的图案化。 接枝聚合物材料作为间隔物材料沉积在具有心轴的基底上。 间隔材料选择性地粘附到心轴表面，而不粘附到下层的暴露部分。 隔离材料也粘附到特定长度，从而形成侧壁间隔物。 用填充材料填充间隔件之间的开口，然后蚀刻由接枝材料制成的侧壁间隔物，从而产生反作用力。 可以结合蚀刻传输到记忆层和/或使用额外的浮雕图案来形成各种特征。

公开(公告)号：WO2016105350A1

公开(公告)日：2016-06-30

申请号：PCT/US2014/071999

申请日：2014-12-22

Applicant: INTEL CORPORATION

Inventor： CHAWLA, Jasmeet S. ,  BRAIN, Ruth A. ,  SCHENKER, Richard E. ,  SINGH, Kanwal Jit ,  MYERS, Alan M.

IPC: H01L21/768 ,  H01L21/31

CPC classification number: H01L21/31144 ,  H01L21/0337 ,  H01L21/485 ,  H01L21/486 ,  H01L21/76804 ,  H01L21/76808 ,  H01L21/76816 ,  H01L21/76832 ,  H01L21/76834 ,  H01L21/76883 ,  H01L21/76897 ,  H01L23/5226 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2224/16225

Abstract: Interconnect structures having alternating dielectric caps and an etchstop liner for semiconductor devices and methods for manufacturing such devices are described. According to an embodiment, an interconnect structure may include an interlayer dielectric (ILD) with a first hardmask layer over a top surface of the ILD. The interconnect structure may also include one or more first interconnect lines in the ILD. A first dielectric cap may be positioned above a top surface of each of the first interconnect lines. Additional embodiments include one or more second interconnect lines in the ILD that are arranged in an alternating pattern with the first interconnect lines. A second dielectric cap may be formed above a top surface of each of the second interconnect lines. Embodiments may also include an etchstop liner that is formed over top surfaces of the first dielectric caps.

Abstract translation: 描述了具有交替电介质盖的互连结构和用于半导体器件的蚀刻衬垫以及用于制造这种器件的方法。 根据实施例，互连结构可以包括在ILD的顶表面上方的第一硬掩模层的层间电介质（ILD）。 互连结构还可以包括ILD中的一个或多个第一互连线。 第一电介质盖可以位于每个第一互连线的顶表面上方。 另外的实施例包括ILD中以与第一互连线交替模式布置的一个或多个第二互连线。 第二电介质盖可以形成在每个第二互连线的顶表面之上。 实施例还可以包括形成在第一电介质盖的顶表面上的蚀刻阻挡衬里。

公开(公告)号：WO2016073077A1

公开(公告)日：2016-05-12

申请号：PCT/US2015/052233

申请日：2015-09-25

Applicant: TOKYO ELECTRON LIMITED ,  TOKYO ELECTRON U.S. HOLDINGS, INC.

Inventor： DEVILLIERS, Anton J. ,  SMITH, Jeffrey

IPC: H01L21/027

CPC classification number: H01L21/0338 ,  H01L21/0337

Abstract: Techniques herein include use of a spacer processes for patterning flows during microfabrication for creating hardmasks, features, contact openings, etc. Techniques herein include using a sidewall spacer to define a hard border between features to be patterned. Such a spacer is positioned underneath an overlying relief pattern so that a portion of the spacer is exposed and protecting an underlying layer. Techniques herein can be used for metallization, and, in particular, metallization of a first metal layer above electronic device contacts. More broadly, techniques herein can be used for any type of critical placement where one structure is extremely close to another structure, such as with sub-resolution dimensions.

Abstract translation: 本文的技术包括使用间隔物工艺在用于形成硬掩模，特征，接触开口等的微细加工期间图案化流动。本文中的技术包括使用侧壁间隔物来限定待图案化的特征之间的硬边界。 这样的间隔物定位在覆盖的浮雕图案的下面，使得间隔物的一部分被暴露并保护下面的层。 这里的技术可以用于金属化，并且特别地，电子器件接触上的第一金属层的金属化。 更广泛地说，这里的技术可以用于任何类型的关键布置，其中一个结构非常接近另一个结构，例如具有次分辨率尺寸。

公开(公告)号：WO2016022518A1

公开(公告)日：2016-02-11

申请号：PCT/US2015/043532

申请日：2015-08-04

Applicant: APPLIED MATERIALS, INC.

Inventor： DAI, Huixiong ,  NGAI, Christopher S.

IPC: H01L21/027

CPC classification number: H01L21/0337 ,  H01L21/0332

Abstract: Embodiments described herein generally relate to methods for device patterning. In various embodiments, a plurality of protrusions and gaps are formed on a substrate, and each gap is formed between adjacent protrusions. Each protrusion includes a first line, a second line and a third line. The first and third lines include a first material, and the second lines include a second material that is different from the first material. A fourth line is deposited in each gap and the fourth line includes a third material that is different than the first and second materials. Because the first, second and third materials are different, one or more lines can be removed by selective etching while adjacent lines that are made of a different material may not be covered by a mask. The critical dimensions (CD) and the edge displacement errors (EPE) of the mask are increased.

Abstract translation: 本文描述的实施例通常涉及用于器件图案化的方法。 在各种实施例中，在基板上形成多个突起和间隙，并且每个间隙形成在相邻突起之间。 每个突起包括第一线，第二线和第三线。 第一和第三线包括第一材料，第二线包括不同于第一材料的第二材料。 第四行沉积在每个间隙中，第四行包括与第一和第二材料不同的第三材料。 因为第一，第二和第三材料是不同的，可以通过选择性蚀刻去除一条或多条线，而由不同材料制成的相邻线可能不被掩模覆盖。 掩模的临界尺寸（CD）和边缘位移误差（EPE）增加。

公开(公告)号：WO2016003709A1

公开(公告)日：2016-01-07

申请号：PCT/US2015/037194

申请日：2015-06-23

Applicant: APPLIED MATERIALS, INC.

Inventor： KUMAR, Prabhat ,  LEI, Wei-Sheng ,  EATON, Brad ,  KUMAR, Ajay

IPC: H01L21/301

CPC classification number: H01L21/0337 ,  H01L21/3065 ,  H01L21/308 ,  H01L21/78

Abstract: Methods of dicing semiconductor wafers, each wafer having a plurality of integrated circuits, are described. In an example, a method of dicing a semiconductor wafer having a plurality of integrated circuits involves applying an adhesive layer to a front side of the semiconductor wafer. A mask layer is laminated onto the front side of the semiconductor wafer, the mask layer covering and protecting the integrated circuits. The adhesive layer adheres the mask layer to the front side of the semiconductor wafer. The mask layer is patterned with a laser scribing process to provide gaps in the mask layer, the gaps exposing regions of the semiconductor wafer between the integrated circuits. The semiconductor wafer is plasma etched through the gaps in the mask layer to singulate the integrated circuits.

Abstract translation: 对半导体晶片的切割方法，具有多个集成电路的各晶片进行说明。 在一个实例中，对具有多个集成电路的半导体晶片进行切割的方法包括将粘合剂层施加到半导体晶片的正面。 掩模层被层叠在半导体晶片的前侧，掩模层覆盖并保护集成电路。 粘合剂层将掩模层粘附到半导体晶片的正面。 通过激光划线工艺对掩模层进行构图，以在掩模层中提供间隙，在半导体晶片的间隙暴露在集成电路之间。 通过掩模层中的间隙对半导体晶片进行等离子体蚀刻，以对集成电路进行分离。

公开(公告)号：WO2015170465A1

公开(公告)日：2015-11-12

申请号：PCT/JP2015/002287

申请日：2015-04-28

Applicant: CANON KABUSHIKI KAISHA

Inventor： KATO, Jun ,  KAWASAKI, Youji ,  YONEZAWA, Shiori ,  ITO, Toshiki

IPC: H01L21/027 ,  B29C59/02 ,  C08F2/50 ,  H01L21/3065

CPC classification number: C08F222/1006 ,  C08F2/50 ,  C08F220/10 ,  C08F222/10 ,  C08F2222/1026 ,  G03F7/0002 ,  G03F7/027 ,  G03F7/029 ,  G03F7/031 ,  H01L21/0332 ,  H01L21/0337 ,  H01L21/266 ,  H01L21/3065 ,  H01L21/3081 ,  H01L21/3086 ,  H01L21/4846 ,  H05K3/0017 ,  H05K3/061 ,  H05K2203/092

Abstract: To provide a curable composition for nanoimprinting that can form a cured product that has a sufficiently cured surface and is less prone to a pattern collapse defect even when the curable composition is cured by a photo-nanoimprint method at a low exposure dose. To provide a nanoimprint method for forming such a cured product. To provide a cured product that is less prone to a pattern collapse defect even when cured at a low exposure dose, a method for producing such a cured product, a method for manufacturing an optical component, a method for manufacturing a circuit board, and a method for manufacturing an electronic component. A curable composition that satisfies the formula (1) in a cured state: Er 1 /Er 2 ≧ 1.10 (1) wherein Er 1 denotes the surface reduced modulus (GPa) of a cured product of the curable composition, and Er 2 denotes the internal reduced modulus (GPa) of the cured product.

Abstract translation: 为了提供可以形成具有充分固化的表面的固化产物并且即使当以低曝光剂量通过光 - 纳米压印法固化可固化组合物时也不易发生图案瑕疵缺陷的可固化组合物。 提供用于形成这种固化产物的纳米压印方法。 为了提供即使在低曝光剂量下固化也不容易发生图案塌陷缺陷的固化物，这种固化物的制造方法，光学部件的制造方法，电路基板的制造方法以及 电子部件的制造方法。 在固化状态下满足式（1）的可固化组合物：Er1 /Er2≥1.10（1）其中Er1表示可固化组合物的固化产物的表面减少模量（GPa），Er2表示内部还原模量 GPa）。