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    プロセッサシステム及びその制御方法
    31.
    发明申请
    プロセッサシステム及びその制御方法 审中-公开
    处理器系统及其控制方法

    公开(公告)号：WO2012132218A1

    公开(公告)日：2012-10-04

    申请号：PCT/JP2012/001284

    申请日：2012-02-24

    Applicant: ルネサスエレクトロニクス株式会社 ,  金井 友明

    Inventor： 金井　友明

    IPC: G06F12/14

    CPC classification number: G06F3/0622 ,  G06F3/0637 ,  G06F3/0679 ,  G06F12/0246 ,  G06F12/1425 ,  G06F2212/1052 ,  G06F2212/7209

    Abstract: 本発明にかかるプロセッサシステムは、記憶部（１０）と、許可側から禁止側に切り替えて設定可能なアクセス禁止フラグ（１３）を格納する制御情報領域（１２）と、記憶部（１０）に対するアクセス要求と複写レジスタ（３２）の書き換え要求とを発行するメインＰＥａと、複写レジスタ（３２）の書き換え要求が正当であるか否かの判定を行うセキュリティＰＥと、アクセス禁止フラグ（１３）が許可側に設定された場合に当該許可に応じた値を記憶し、アクセス禁止フラグ（１３）が禁止側に設定された場合にセキュリティＰＥの判定結果に応じた値を記憶する複写レジスタ（３２）と、複写レジスタ（３２）の出力値に基づきメインＰＥａから記憶部（１０）に対するアクセスを許可するか否かを制御するアクセス制御回路（２１）と、を備える。

    Abstract translation: 该处理器系统具有：存储单元（10）; 控制信息区域（12），用于存储可以从许可方切换而设置到禁止侧的访问禁止标志（1​​3）; 用于向存储单元（10）发出访问请求的主PEa和复制寄存器（32）重写请求; 用于确定复制寄存器（32）重写请求是否被授权的安全PE; 如果访问禁止标志（1​​3）被设置到许可方，则用于存储对应于该许可的值的复制寄存器（32），或者用于存储与安全性PE所做的确定结果相对应的值，如果访问禁止标志（ 13）设置在禁止侧; 以及访问控制电路（21），用于根据来自复制寄存器（32）的输出值允许或禁止从主PEa访问存储单元（10）。

    ＣＡＮ通信システム、ＣＡＮ送信装置、ＣＡＮ受信装置、およびＣＡＮ通信方法
    32.
    发明申请
    ＣＡＮ通信システム、ＣＡＮ送信装置、ＣＡＮ受信装置、およびＣＡＮ通信方法 审中-公开
    CAN通信系统，CAN传输设备，CAN接收设备和CAN通信方法

    公开(公告)号：WO2012132217A1

    公开(公告)日：2012-10-04

    申请号：PCT/JP2012/001281

    申请日：2012-02-24

    Applicant: ルネサスエレクトロニクス株式会社 ,  八ヶ代 雅高

    Inventor： 八ヶ代　雅高

    IPC: H04L7/02 ,  H04L12/40

    CPC classification number: H04J3/0638 ,  H04J3/0658 ,  H04L12/40013 ,  H04L12/413

    Abstract: 　本発明にかかるＣＡＮ通信システムは、それぞれが第１の論理値又は第１の論理値を反転した第２の論理値のいずれかをとる複数のビットが連続するビットデータを送信するときに、ＣＡＮプロトコルに基づき、ビットデータにおいて同一の論理値が所定数連続するビットの次に、同一の論理値の反転値をとるスタッフビットを挿入した送信データを、ビットデータに代えて送信する送信装置と、ＣＡＮプロトコルに基づき、送信データにおける第２の論理値から第１の論理値へのエッジの検出に応じて、送信装置との間で送信データの送受信の同期をとる受信装置を備える。送信装置は、ビットデータを送信するときに、ビットデータにおいて第１の論理値が所定数連続するビットの次のビットから連続して所定数－１ビットのうち、いずれかのビットを第１の論理値に書き換える。

    Abstract translation: 本发明的CAN通信系统具有：发送装置，其中，在发送具有多个连续比特的比特数据时，每个比特具有作为第一逻辑值的反转的第一逻辑值或第二逻辑值 发送装置根据CAN协议来发送代替比特数据的发送数据，该发送数据包括在比特数据中具有相同逻辑值的预定数量的连续比特，并且具有相同值的填充比特 逻辑值并插入连续位后; 以及接收装置，其根据CAN协议，根据在发送数据中从第二逻辑值到第一逻辑值的边缘的检测，同步发送数据的发送/接收。 在发送比特数据时，发送装置将比特重写为第一逻辑值，该比特是从在比特数据中具有第一逻辑值的预定数量的比特之后的比特继续的预定的第1比特中选择的 。

    シリアル通信装置
    33.
    发明申请
    シリアル通信装置 审中-公开
    串行通信设备

    公开(公告)号：WO2012132215A1

    公开(公告)日：2012-10-04

    申请号：PCT/JP2012/001277

    申请日：2012-02-24

    Applicant: ルネサスエレクトロニクス株式会社 ,  石関 芳明

    Inventor： 石関　芳明

    IPC: H03K17/16 ,  H03K17/687 ,  H03K19/0175

    CPC classification number: H04L25/03885 ,  H03K17/16 ,  H03K17/166 ,  H03K19/00361 ,  H03K19/017545 ,  H03K19/018507 ,  H03K19/018521 ,  H04L1/20

    Abstract: 　本発明の一態様であるシリアル通信装置（１００）は、スルーレート制御回路（１）、出力回路（２１）、ノイズ検出回路（３１）及び切替回路（４）を有する。スルーレート制御回路（１）は、所定のインピーダンスを有し、入力信号（Ｖｉ）に応じて出力から一定の電流を供給する。出力回路（２１）は、Ｎｃｈトランジスタ（Ｎ２）のゲート－ソース間容量（Ｃｇｓ）がスルーレート制御回路（１）からの一定の電流により充放電され、駆動電圧（Ｖｇ）に応じた通信ライン電圧（Ｖｓ）を出力端子（Ｔｏｕｔ）から出力する。ノイズ検出回路（３１）は、出力端子（Ｔｏｕｔ）から伝搬する通信ラインノイズ（Ｖｎ）を検出し、検出結果に応じた切替信号（Ｖｃ）を出力する。切替回路（４）は、切替信号（Ｖｃ）に応じて、スルーレート制御回路（１）のインピーダンスを所定のインピーダンスよりも小さい値に切り替える。

    Abstract translation: 作为本发明的实施例的串行通信装置（100）具有压摆率控制电路（1），输出电路（21），噪声检测电路（31）和开关电路（4）。 压摆率控制电路（1）响应于输入信号（Vi），指定阻抗并从输出端提供恒定电流。 输出电路（21）通过来自压摆率控制电路（1）的恒定电流对N沟道晶体管（N2）的栅极和源极之间的电容（Cgs）进行充电，并输出通信线路电压 Vs）对应于来自输出端子（Tout）的驱动电压（Vg）。 噪声检测电路（31）检测从输出端子（Tout）传播的通信线路噪声（Vn），并输出与检测结果对应的切换信号（Vc）。 开关电路（4）根据开关信号（Vc）将压摆率控制电路（1）的阻抗切换到小于规定阻抗的值。

    演算増幅器回路並びにそれを用いた表示パネルドライバ及び表示装置
    34.
    发明申请
    演算増幅器回路並びにそれを用いた表示パネルドライバ及び表示装置 审中-公开
    计算放大器电路和显示面板驱动器及使用其的显示装置

    公开(公告)号：WO2012127956A1

    公开(公告)日：2012-09-27

    申请号：PCT/JP2012/053937

    申请日：2012-02-20

    Applicant: ルネサスエレクトロニクス株式会社 ,  西村 浩一

    Inventor： 西村　浩一

    IPC: H03F3/45 ,  G09G3/20 ,  G09G3/36

    CPC classification number: H03F3/45183 ,  G09G3/3688 ,  H03F2203/45366 ,  H03F2203/45506 ,  H03F2203/45646 ,  H03F2203/45674

    Abstract: 　演算増幅器回路が、入力電圧を受け取る一対のＰチャネルＭＯＳトランジスタを含むＰチャネル差動対と、入力電圧を受け取る一対のディプレッション型のＮチャネルＭＯＳトランジスタを含むＮチャネル差動対と、スイッチ手段とを備える入力差動段と、Ｐチャネル差動対とＮチャネル差動対に流れる電流に応答して出力電圧を出力する出力部とを具備する。スイッチ手段は、入力電圧の変化に同期した制御信号に応答してＰチャネル差動対を流れるバイアス電流を遮断する。

    Abstract translation: 一种计算放大器电路，包括：输入差分级，还包括P沟道差分对，其包括接收输入电压的一对P沟道MOS晶体管，N沟道差分对，其包括一对凹陷型N 接收输入电压的通道MOS晶体管，以及开关装置; 以及输出单元，其输出响应于流过P沟道差分对和N沟道差分对的电流的输出电压。 开关装置响应于与输入电压的变化同步的控制信号中断流过P沟道差分对的偏置电流。

    半導体装置及び半導体装置の製造方法
    35.
    发明申请
    半導体装置及び半導体装置の製造方法 审中-公开
    半导体器件及制造半导体器件的方法

    公开(公告)号：WO2012127781A1

    公开(公告)日：2012-09-27

    申请号：PCT/JP2012/001164

    申请日：2012-02-21

    Applicant: ルネサスエレクトロニクス株式会社 ,  恩田 貴之

    Inventor： 恩田　貴之

    IPC: H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

    CPC classification number: H01L29/78 ,  G11C5/063 ,  G11C8/14 ,  H01L21/28008 ,  H01L27/11519 ,  H01L27/11524

    Abstract: 　第１接続部（２１０）及び第２接続部（２２０）は、第１コントロールゲート（１２０）を第２コントロールゲート（１５０）に接続しており、かつ互いに離間している。第１コントロールゲート（１２０）は、第１接続部（２１０）と、第１接続部（２１０）に最近接のソース拡散層（１８０）との間に第１分断部（１２２）を有している。た第２コントロールゲート（１５０）は、第２接続部（２２０）と、第２接続部（２２０）に最近接のソース拡散層（１８０）との間に第２分断部（１５２）を有している。そして第１ワードゲート（１１０）及び第２ワードゲート（１４０）は、第１分断部（１２２）及び第２分断部（１５２）と重なる部分では分断していない。

    Abstract translation: 在本发明中，第一连接部分（210）和第二连接部分（220）将第一控制栅极（120）连接到第二控制栅极（150）并且彼此分离。 第一控制栅极（120）在第一连接部分（210）和最接近第一连接部分（210）的源极扩散层（180）之间具有第一分离部分（122）。 第二控制栅极（150）在第二连接部分（220）和最接近第二连接部分（220）的源极扩散层（180）之间具有第二分离部分（152）。 此外，在与第一分离部分（122）和第二分离部分（152）重叠的部分处，第一字门（110）和第二字门（140）不分离。

    半導体装置
    37.
    发明申请
    半導体装置 审中-公开
    半导体器件

    公开(公告)号：WO2012124431A1

    公开(公告)日：2012-09-20

    申请号：PCT/JP2012/053761

    申请日：2012-02-17

    Applicant: ルネサスエレクトロニクス株式会社 ,  清水 賢一 ,  森田 敏弘 ,  網 康裕

    Inventor： 清水　賢一 ,  森田　敏弘 ,  網　康裕

    IPC: G06F13/36 ,  G06F13/14 ,  G06F13/38

    CPC classification number: G06F13/4063 ,  G06F13/122 ,  G06F2213/0026

    Abstract: 　種々のＰＣＩｅトポロジに対応したシステム構成を実現することが可能な半導体装置が提供される。ＲＡＭ（１４）は、ＰＣＩｅデバイスのファンクション情報を定義するコンフィグレーションレジスタを記憶する。Ｌｉｎｋ制御部（２３）は、ＰＣＩｅホスト（２）から受信したリクエストをデコードし、デコード結果をＣＰＵ（１３）に出力する。ＣＰＵ（１３）は、Ｌｉｎｋ制御部（２３）から受けたデコード結果に応じて対応するコンフィグレーションレジスタをＲＡＭ（１４）から読み出し、リクエストに対するレスポンスを生成してＬｉｎｋ制御部（２３）に送信させる。したがって、種々のＰＣＩｅトポロジに対応したシステム構成を実現することが可能となる。

    Abstract translation: 提供了能够获得对应于各种PCIe拓扑的系统配置的半导体器件。 RAM（14）存储定义PCIe设备的功能信息的配置寄存器。 链路控制单元（23）对从PCIe主机（2）接收的请求进行解码，并将解码的结果输出到CPU（13）。 CPU（13）响应于从链路控制单元（23）接收的解码结果，从RAM（14）读取相应的配置寄存器，产生与该请求对应的响应，并且指示链路控制单元（23） 传送响应。 因此，可以获得对应于各种PCIe拓扑的系统配置。

    デジタルアナログ変換回路及び表示装置のデータドライバ
    38.
    发明申请
    デジタルアナログ変換回路及び表示装置のデータドライバ 审中-公开
    数字/模拟转换电路和显示设备数据驱动器

    公开(公告)号：WO2012121087A1

    公开(公告)日：2012-09-13

    申请号：PCT/JP2012/055153

    申请日：2012-03-01

    Applicant: ルネサスエレクトロニクス株式会社 ,  土 弘

    Inventor： 土　弘

    IPC: H03M1/74 ,  G02F1/133 ,  G09G3/20 ,  G09G3/30 ,  G09G3/36 ,  H01L51/50

    CPC classification number: G09G5/003 ,  G09G3/3291 ,  G09G3/3688 ,  G09G3/3696 ,  G09G5/00 ,  G09G2310/027 ,  G09G2310/0291 ,  H03M1/661 ,  H03M1/76

    Abstract: 　参照電圧の総数を削減するデジタルアナログ変換回路（ＤＡＣ）を提供する。ＤＡＣはＮ個の参照電圧とｎビット（ｎ≧４）のデジタル信号を入力し第１乃至第３の電圧を選択する第１のデコーダ（１０）と、前記第１乃至第３の電圧を入力し（第１の電圧＋第２の電圧＋２×第３の電圧）／４の電圧レベルを出力する演算増幅器（６０）を備える。演算増幅器（６０）はｎビットのデジタル信号の２＾ｎ通りの組み合わせのそれぞれに対して基準レベルとなる第Ａレベルから第（Ａ－１＋２＾ｎ）レベルまでの２＾ｎ個の電圧レベルが出力可能とされ、Ｎ個の参照電圧は２＾ｎ個の出力電圧レベルである第Ａレベル乃至第（Ａ－１＋２＾ｎ）レベルに対して第Ａレベルから４レベル置きの電圧レベル：Ａ＋４ｋ（但し、ｋは０から２＾（ｎ－２）までの整数）に対応する｛１＋２＾（ｎ－２）｝個の参照電圧のうち第Ａレベル、第（Ａ＋４）レベル、第（Ａ－４＋２＾ｎ）レベル、第（Ａ＋２＾ｎ）レベルの４個の参照電圧と、前記第Ａレベルから４レベル置きの電圧レベルに対応する｛１＋２＾（ｎ－２）｝個の参照電圧のうち前記４個の参照電圧以外の｛－３＋２＾（ｎ－２）｝の参照電圧から予め定められた少なくとも１つの個数の参照電圧を間引いた、多くとも｛－４＋２＾（ｎ－２）｝の参照電圧を含み、Ｎは４以上、２＾（ｎ－２）である（図１）。

    Abstract translation: 提供了一种数字/模拟转换电路（DAC），从而降低了参考电压的总数。 DAC包括：第一解码器（10），其接收N个参考电压和n位数字信号（其中n = 4）并选择第一至第三电压（包括端值）; 以及计算放大器（60），其接收第一至第三电压作为输入，并输出（第一电压+第二电压+ 2 *第三电压）/ 4的电压电平。计算放大器（60）被视为能够输出 从电平A到电平（A-1 + 2 ^ n）的2 ^ n个电压电平，这是n位数字信号的2 ^ n个组合中的每一个的参考电平。 N个参考电压包括：{1 + 2 ^（n - ））中的四个参考电压，A电平，（A + 4）电平，（A-4 + 2 ^ n）电平和（A + 2）}对应于A + 4k（其中k是从0-2 ^（n-2））的整数的参考电压是从A电平到（A-1 + 2 ^ n）电平，它们是2 ^ n个输出电压电平; 和至多一个参考电压，其中从{-3 + 2 ^（n-2）}个预定的参考电压除了四个参考电压以外的参考电压 对应于来自A电平的每个第四电压电平的{1 + 2 ^（n-2）}个参考电压被下采样。 N大于或等于4，并且为2 ^（n-2）。

    電源瞬停による不揮発性メモリの誤動作を防止する半導体装置
    39.
    发明申请
    電源瞬停による不揮発性メモリの誤動作を防止する半導体装置 审中-公开
    用于防止由瞬时电源故障引起的非易失性存储器故障的半导体器件

    公开(公告)号：WO2012120591A1

    公开(公告)日：2012-09-13

    申请号：PCT/JP2011/055059

    申请日：2011-03-04

    Applicant: ルネサスエレクトロニクス株式会社 ,  鶴田 環 ,  加藤 多実結

    Inventor： 鶴田　環 ,  加藤　多実結

    IPC: G11C16/02

    CPC classification number: G06F12/0246 ,  G11C16/225

    Abstract: 　内部レジスタ（４１）には、フラッシュメモリ（１１）の動作を制御するための値が格納される。電源遮断検出用レジスタ（４７）は、電源遮断が発生したときに保持する値が変化するものであり、特定のメモリセル（３６）に記憶されるデータが書込まれる。そして、ＥＸ－ＯＲ回路（４８）は、特定のメモリセル（３６）に記憶されるデータと、電源遮断検出用レジスタ（４７）の値とを比較して電源遮断を検出する。電源遮断が検出されたときに、内部レジスタ（４１）の値が再設定される。したがって、電源遮断が発生したときにフラッシュメモリ（１１）が誤動作するのを防止することができる。

    Abstract translation: 在本发明中，在内部寄存器（41）中存储有用于控制闪速存储器（11）的操作的值。 电源中断检测使用寄存器（47）使得当发生电源中断时保持的值变化，从而将存储在特定存储单元（36）中的数据写入其中。 然后，异或电路（48）将要存储在特定存储单元（36）中的数据与电源中断检测用寄存器（47）中的值进行比较，以检测电源中断。 当检测到电源中断时，内部寄存器（41）的值被重新设置。 因此，当发生电源中断时，可以防止闪存（11）的故障。

    半導体装置
    40.
    发明申请
    半導体装置 审中-公开
    半导体器件

    公开(公告)号：WO2012107998A1

    公开(公告)日：2012-08-16

    申请号：PCT/JP2011/052635

    申请日：2011-02-08

    Applicant: ルネサスエレクトロニクス株式会社 ,  寺田 隆司

    Inventor： 寺田　隆司

    IPC: H01L29/78 ,  H01L21/336

    CPC classification number: H01L29/7816 ,  H01L29/0653 ,  H01L29/0692 ,  H01L29/086 ,  H01L29/0878 ,  H01L29/0882 ,  H01L29/1087 ,  H01L29/4238

    Abstract: 　半導体基板（ＳＵＢ）の主表面において、ｎ + ソース領域（ＮＳＲ）の周囲をｎ + ドレイン領域（ＮＤＲ）が取り囲んでいる。ｎ型ドリフト領域（ＤＲＩ）の内周側端縁（ＤＲＩＩ）および素子分離構造（ＩＳ１）の内周側端縁（ＩＳ１Ｉ）の各々は、平面視にて互いに直交する長軸方向と短軸方向とにおいて短軸方向よりも長軸方向に長く延びる平面形状を有している。平面視においてｎ型ドリフト領域（ＤＲＩ）の内周側端縁（ＤＲＩＩ）は、長軸方向の両端部の少なくとも一部で素子分離構造（ＩＳ１）の内周側端縁（ＩＳ１Ｉ）よりも外周側に位置し、かつ両端部に挟まれる長軸方向の中央部で素子分離構造（ＩＳ１）の内周側端縁（ＩＳ１Ｉ）よりも内周側に位置している。これにより、オン抵抗を低減しつつ、オフ耐圧を向上させることができる。

    Abstract translation: 在半导体衬底（SUB）的主表面上，n +漏极区域（NDR）围绕n +源极区域（NSR）。 n型漂移区域（DRI）的内周侧端缘（DRII）和元件隔离结构（IS1）的内周侧端缘（IS1I）各自具有沿长轴方向延伸的平面形状 与短轴方向相比，长轴方向和短轴方向在平面图中彼此垂直。 在俯视图中，n型漂移区域（DRI）的内周侧端缘（DRII）配置在从元件隔离结构体（IS1）的内周侧端缘（IS1I）的外周侧 沿长轴方向的两端部的至少一部分配置在长轴方向的中心部的从元件隔离结构体（IS1）的内周侧端缘（IS1I）的内周侧， 夹在两端部之间。 利用这种结构，可以在降低导通电阻的同时提高截止击穿电压。

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