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    不揮発性半導体記憶装置
    51.
    发明申请
    不揮発性半導体記憶装置 审中-公开
    非易失性半导体存储器件

    公开(公告)号：WO2015059819A1

    公开(公告)日：2015-04-30

    申请号：PCT/JP2013/078975

    申请日：2013-10-25

    Applicant: ユニサンティス エレクトロニクス シンガポール プライベート リミテッド ,  舛岡 富士雄 ,  浅野 正通

    Inventor： 舛岡　富士雄 ,  浅野　正通

    IPC: H01L27/105 ,  H01L21/8246 ,  H01L27/112 ,  H01L45/00 ,  H01L49/00

    CPC classification number: H01L27/2463 ,  H01L27/228 ,  H01L27/2454 ,  H01L45/08

    Abstract: 　縦型トランジスタであるSurrounding Gate Transistor（ＳＧＴ）を用いて，１トランジスタ／セル型のメモリを構成する不揮発性半導体記憶装置を小さい面積で提供する。　ビット線（BL0－BLn）と選択用ＭＯＳトランジスタのドレイン（107M）を，抵抗手段を介して接続することにより，データの記憶を行うメモリにおいて，前記ＭＯＳトランジスタは，基板上に形成された平面状シリコン層上に形成され，ドレイン，ゲート（106M），ソース（102Mn）が垂直方向に配置され，ゲートがシリコン柱（104Mp）を取り囲む構造を有し，前記平面状シリコン層は第１の導電型を持つ第１の活性化領域と第２の導電型を持つ第２の活性化領域からなり，それらが平面状シリコン層表面に形成されたシリコン層を通して互いに接続されることにより小さい面積の不揮発性半導体記憶装置を提供する。

    Abstract translation: 提供一种使用周边栅极晶体管（SGT）即垂直晶体管构成一个晶体管/单元型存储器的小面积非易失性半导体存储器件。 公开了通过电阻装置将MOS晶体管的每个位线（BL0-BLn）和每个漏极（107M）彼此连接以存储数据的存储器，用于选择。 每个MOS晶体管形成在形成在基板上的平面硅层上，漏极，栅极（106M）和源极（102Mn）沿垂直方向设置，栅极具有围绕硅柱（ 104Mp），所述平面状硅层由第一导电型第一激活区域和第二导电型第二激活区域构成，所述区域通过形成在所述平面状硅层表面上的硅层彼此连接，从而提供 小面积非易失性半导体存储装置。

    3D MEMORY HAVING VERTICAL SWITCHES WITH SURROUND GATES AND METHOD THEREOF
    54.
    发明申请
    3D MEMORY HAVING VERTICAL SWITCHES WITH SURROUND GATES AND METHOD THEREOF 审中-公开
    具有环形门的垂直开关的3D存储器及其方法

    公开(公告)号：WO2013188654A1

    公开(公告)日：2013-12-19

    申请号：PCT/US2013/045636

    申请日：2013-06-13

    Applicant: SANDISK 3D LLC

    Inventor： CHEN, Yung-Tin ,  RADIGAN, Steven John ,  SCHEUERLEIN, Roy E. ,  CERNEA, Raul-Adrian

    IPC: H01L27/24 ,  G11C13/00

    CPC classification number: H01L27/249 ,  G06F12/0238 ,  G11C5/025 ,  G11C5/06 ,  G11C7/18 ,  G11C13/0002 ,  G11C13/0007 ,  G11C13/0023 ,  G11C2213/71 ,  H01L21/76877 ,  H01L27/1052 ,  H01L27/2454 ,  H01L45/08 ,  H01L45/1226 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/16 ,  H01L45/1608

    Abstract: A vertical switching layer of a 3D memory device serves to switch a set of vertical local bit lines to a corresponding set of global bit lines, the vertical switching layer being a 2D array of TFT channels of vertical thin-film transistors (TFTs) aligned to connect to an array of local bit lines, each TFT switching a local bit line to a corresponding global bit line. The TFTs in the array have a separation of lengths Lx and Ly along the x- and y-axis respectively such that a gate material layer forms a surround gate around each TFT in an x-y plane and has a thickness that merges to form a row select line along the x-axis while maintaining a separation of length Ls between individual row select lines. The surround gate improves the switching capacity of the TFTs.

    Abstract translation: 3D存储器件的垂直切换层用于将一组垂直局部位线切换到相应的全局位线集合，垂直切换层是垂直薄膜晶体管（TFT）的TFT通道的2D阵列，其与 连接到本地位线阵列，每个TFT将局部位线切换到相应的全局位线。 阵列中的TFT分别具有沿着x轴和y轴的长度Lx和Ly的间隔，使得栅极材料层在xy平面内围绕每个TFT形成环绕栅，并且具有合并以形成行选择的厚度 沿x轴线，同时保持单独行选择线之间的长度Ls的间隔。 环绕栅极提高了TFT的开关容量。

    METHOD FOR FORMING STAIRCASE WORD LINES IN A 3D NON-VOLATILE MEMORY HAVING VERTICAL BIT LINES
    55.
    发明申请
    METHOD FOR FORMING STAIRCASE WORD LINES IN A 3D NON-VOLATILE MEMORY HAVING VERTICAL BIT LINES 审中-公开
    在具有垂直位线的3D非易失性存储器中形成站点字线的方法

    公开(公告)号：WO2013188573A1

    公开(公告)日：2013-12-19

    申请号：PCT/US2013/045481

    申请日：2013-06-12

    Applicant: SANDISK 3D LLC

    Inventor： CHIEN, Henry ,  CERNEA, Raul-Adrian

    IPC: H01L27/24 ,  G11C13/00 ,  H01L21/768

    CPC classification number: H01L27/249 ,  G06F12/0238 ,  G11C5/025 ,  G11C5/06 ,  G11C7/18 ,  G11C13/0002 ,  G11C13/0007 ,  G11C13/0023 ,  G11C2213/71 ,  H01L21/76877 ,  H01L27/1052 ,  H01L27/2454 ,  H01L45/08 ,  H01L45/1226 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/16 ,  H01L45/1608

    Abstract: A 3D nonvolatile memory has memory elements arranged in a three-dimensional pattern defined by rectangular coordinates having x, y and z-directions and with a plurality of parallel planes stacked in the z-direction over a semiconductor substrate. It has vertical local bit lines and a plurality of staircase word lines. Each staircase word line has a series of alternating segments and risers elongated respectively in the x-direction and z-direction traversing across the plurality of planes in the z-direction with a segment in each plane. Methods of forming a slab of multi-plane memory with staircase word lines include processes with one masking and with two maskings for forming each plane.

    Abstract translation: 3D非易失性存储器具有以由具有x，y和z方向的直角坐标限定的三维图案布置的存储元件，并且在半导体衬底上沿z方向堆叠多个平行平面。 它具有垂直的局部位线和多个阶梯字线。 每个楼梯字线具有一系列交替的段和分别在x方向和z方向上伸长的一系列交替的段和沿着Z方向跨越多个平面的每个平面中的段。 形成具有阶梯字线的多平面存储器的平板的方法包括具有一个掩模和用于形成每个平面的两个掩模的处理。

    MEMORY CELL STRUCTURES AND MEMORY ARRAYS
    56.
    发明申请
    MEMORY CELL STRUCTURES AND MEMORY ARRAYS 审中-公开
    存储单元结构和存储器阵列

    公开(公告)号：WO2013112253A1

    公开(公告)日：2013-08-01

    申请号：PCT/US2012/071037

    申请日：2012-12-20

    Applicant: MICRON TECHNOLOGY, INC.

    Inventor： SANDHU, Gurtej, S. ,  ZAHURAK, John, K.

    IPC: H01L27/108 ,  H01L21/8242

    CPC classification number: H01L27/2454 ,  H01L27/2463 ,  H01L27/2472 ,  H01L45/04 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/147

    Abstract: Some embodiments include memory cell structures. The structures include a vertical transistor having a bottom source/drain region electrically coupled to a first access/sense line, and having a gate comprised by a second access/sense line. The structures also include programmable material over the vertical transistor and electrically coupled with a top source/drain region of the vertical transistor, with the programmable material having at least two compositionally different regions. The structures also include an electrically conductive material over and directly against the programmable material. Some embodiments include memory arrays.

    Abstract translation: 一些实施例包括存储器单元结构。 该结构包括垂直晶体管，其具有电耦合到第一存取/感测线的底部源极/漏极区域，并且具有包括第二存取/感测线的栅极。 结构还包括垂直晶体管上的可编程材料，并与垂直晶体管的顶部源极/漏极区域电耦合，可编程材料具有至少两个组成不同的区域。 该结构还包括导电材料，并且可直接抵靠可编程材料。 一些实施例包括存储器阵列。

    不揮発性半導体記憶装置
    60.
    发明申请
    不揮発性半導体記憶装置 审中-公开
    非易失性半导体存储器件

    公开(公告)号：WO2012049789A1

    公开(公告)日：2012-04-19

    申请号：PCT/JP2011/002063

    申请日：2011-04-07

    Applicant: パナソニック株式会社 ,  松尾一郎

    Inventor： 松尾一郎

    IPC: H01L27/105 ,  G11C13/00 ,  H01L45/00 ,  H01L49/00

    CPC classification number: G11C13/0069 ,  G11C13/0007 ,  G11C13/003 ,  G11C2013/0071 ,  G11C2213/79 ,  H01L27/101 ,  H01L27/2454 ,  H01L45/08 ,  H01L45/146

    Abstract: 　Ｎ型のＭＩＳＦＥＴからなる選択トランジスタ（２０）は、半導体基板（１）の上部に互いに間隔をおいて設けられたＮ型ソース・ドレイン領域（４）及び（５）と、半導体基板（１）の上部におけるＮ型ソース・ドレイン領域（４）及び（５）との間に形成されるチャネル領域と、チャネル領域の上にゲート絶縁膜（２）を介して形成されたゲート電極（３）とを有する。抵抗変化素子（３）は、下部電極（３０ａ）及び上部電極（３０ｃ）と、その間に挟まれ且つ極性が異なる電気的信号に基づいて可逆的に抵抗値が変化する可変抵抗層（３０ｂ）とを有する。ＭＩＳＦＥＴにおけるゲート電極とＮ型ソース・ドレイン領域（５）との間で規定される第２の閾値電圧は、ゲート電極とＮ型ソース・ドレイン領域（４）との間で規定される第１の閾値電圧よりも大きい。

    Abstract translation: 在本发明中，包括N型MISFET的选择晶体管（20）具有N型源极/漏极区域（4）和（5），它们均设置在具有空间的半导体衬底（1）的上部 其间形成在半导体衬底（1）的上部的源极/漏极区域（4）和（5）之间的沟道区域以及形成在沟道区域上方的栅极电极（3），栅极绝缘膜（2） ）。 电阻变化元件（30）具有下部电极（30a）和上部电极（30b）和夹在其间的可变电阻层（30b），其可以基于不同极性的电信号可逆地改变电阻值 。 在MISFET中的栅极电极和N型源极/漏极区域（5）之间限定的第二阈值电压大于在栅极电极和N型源极/漏极之间限定的第一阈值电压 区域（4）。

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