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    BARRIERS FOR METAL FILAMENT MEMORY DEVICES
    3.
    发明申请
    BARRIERS FOR METAL FILAMENT MEMORY DEVICES 审中-公开
    金属丝状内存装置的屏障

    公开(公告)号：WO2018057022A1

    公开(公告)日：2018-03-29

    申请号：PCT/US2016/053619

    申请日：2016-09-25

    Applicant: INTEL CORPORATION

    Inventor： KARPOV, Elijah V. ,  KOTLYAR, Roza ,  MAJHI, Prashant ,  PILLARISETTY, Ravi

    IPC: H01L45/00

    CPC classification number: H01L45/085 ,  H01L27/2436 ,  H01L27/2454 ,  H01L45/1233 ,  H01L45/1253 ,  H01L45/1266 ,  H01L45/145

    Abstract: Disclosed herein are metal filament memory devices (MFMDs), and related devices a techniques. In some embodiments, an MFMD may include: an electrode including an electrochemically active metal; an electrolyte; and a barrier material disposed between the electrode and the electrolyte, wherein the barrier material has a lower work function than the electrode.

    Abstract translation: 这里公开了金属丝存储器件（MFMD）和相关器件的技术。 在一些实施例中，MFMD可以包括：包含电化学活性金属的电极; 电解质; 以及设置在电极和电解质之间的阻挡材料，其中阻挡材料具有比电极低的功函数。

    LOW LEAKAGE ReRAM FPGA CONFIGURATION CELL
    4.
    发明申请
    LOW LEAKAGE ReRAM FPGA CONFIGURATION CELL 审中-公开
    低漏电ReRAM FPGA配置单元

    公开(公告)号：WO2017106523A1

    公开(公告)日：2017-06-22

    申请号：PCT/US2016/066967

    申请日：2016-12-15

    Applicant: MICROSEMI SOC CORPORATION

    Inventor： MCCOLLUM, John, L. ,  HAMDY, Esmat, Z.

    IPC: G11C13/00 ,  H01L27/24

    CPC classification number: H03K19/1776 ,  G11C13/0026 ,  G11C13/003 ,  G11C13/0069 ,  G11C2213/79 ,  H01L27/2436 ,  H01L27/2454 ,  H01L27/2463 ,  H01L45/12

    Abstract: A low-leakage resistive random access memory cell includes a complementary pair of bit lines and a switch node. A first ReRAM device is connected to a first one of the bit lines. A p-channel transistor has a source connected to the ReRAM device, a drain connected to the switch node, and a gate connected to a bias potential. A second ReRAM device is connected to a second one of the bit lines. An n-channel transistor has a source connected to the ReRAM device a drain connected to the switch node, and a gate connected to a bias potential.

    Abstract translation: 低泄漏电阻随机存取存储器单元包括互补位线对和开关节点。 第一ReRAM器件连接到第一位线。 P沟道晶体管具有连接到ReRAM器件的源极，连接到开关节点的漏极以及连接到偏置电势的栅极。 第二ReRAM器件连接到第二条位线。 n沟道晶体管具有连接到ReRAM器件的源极，连接到开关节点的漏极以及连接到偏置电势的栅极。

    PARALLEL BIT LINE THREE-DIMENSIONAL RESISTIVE RANDOM ACCESS MEMORY
    6.
    发明申请
    PARALLEL BIT LINE THREE-DIMENSIONAL RESISTIVE RANDOM ACCESS MEMORY 审中-公开
    并行线三维电阻随机存取存储器

    公开(公告)号：WO2016140715A1

    公开(公告)日：2016-09-09

    申请号：PCT/US2015/062780

    申请日：2015-11-25

    Applicant: SANDISK TECHNOLOGIES LLC

    Inventor： TAKAKI, Seje

    IPC: H01L27/24

    CPC classification number: H01L27/249 ,  G11C13/0007 ,  G11C13/0069 ,  G11C13/0097 ,  H01L27/2454 ,  H01L27/2481 ,  H01L45/04 ,  H01L45/06 ,  H01L45/08 ,  H01L45/1233 ,  H01L45/141 ,  H01L45/145 ,  H01L45/146 ,  H01L45/16 ,  H01L45/1608

    Abstract: The proposed three-dimensional resistive random access memory (ReRAM) array includes multiple line stack structures laterally spaced apart along a first horizontal direction and extend along a different second horizontal direction. Each line stack structure comprises an alternating plurality of word lines (30) and bit lines (38). An intervening line stack including a memory material line structure (32), an intrinsic semiconductor material line structure (34), and a doped semiconductor material line structure (36) is located between each vertically neighboring pair of a word line and a bit line. A two- dimensional array of vertical selector lines (54), separated from the line stacks by a gate dielectric (52), functions as gate electrodes, each gate electrode activating a semiconductor channel between a word line and a bit line.

    Abstract translation: 所提出的三维电阻随机存取存储器（ReRAM）阵列包括沿着第一水平方向横向间隔开并沿着不同的第二水平方向延伸的多个线堆栈结构。 每个线堆叠结构包括交替的多个字线（30）和位线（38）。 包括存储材料线结构（32），本征半导体材料线结构（34）和掺杂半导体材料线结构（36）的插入线堆叠位于每个垂直相邻的一对字线和位线之间。 由栅极电介质（52）与线堆叠分开的垂直选择线（54）的二维阵列用作栅电极，每个栅电极激活字线和位线之间的半导体沟道。

    半導体装置、及び半導体装置の製造方法
    7.
    发明申请
    半導体装置、及び半導体装置の製造方法 审中-公开
    半导体器件及制造半导体器件的方法

    公开(公告)号：WO2015129021A1

    公开(公告)日：2015-09-03

    申请号：PCT/JP2014/055038

    申请日：2014-02-28

    Applicant: ユニサンティス エレクトロニクス シンガポール プライベート リミテッド ,  舛岡 富士雄 ,  中村 広記

    Inventor： 舛岡　富士雄 ,  中村　広記

    IPC: H01L27/105 ,  H01L45/00

    CPC classification number: H01L45/06 ,  G11C13/0004 ,  G11C13/0097 ,  G11C2213/51 ,  G11C2213/52 ,  G11C2213/79 ,  H01L23/528 ,  H01L27/2454 ,  H01L27/2463 ,  H01L45/1206 ,  H01L45/124 ,  H01L45/126 ,  H01L45/1286 ,  H01L45/144 ,  H01L45/1608 ,  H01L45/1666 ,  H01L45/1675

    Abstract: 柱状絶縁体層（180－183）と，前記柱状絶縁体層の上部の周囲に形成された相変化膜（189－192）と，前記柱状絶縁体層の下部の周囲に形成され，前記相変化膜と接続する下部電極（184－187）と，前記相変化膜を取り囲むリセットゲート絶縁膜（197）と，前記リセットゲート絶縁膜を取り囲むリセットゲート（198）とを有する記憶素子が２行以上２列以上配置されており，前記リセットゲートが行方向且つ列方向に接続されていることを特徴とし，前記リセットゲートがヒーターであることを特徴とする記憶装置により，リセットゲートを用いてリセットを行うことができ，相変化膜，下部電極の電流が流れる方向の断面積を小さくすることができる記憶装置の構造及び製造方法を提供する。

    Abstract translation: 提供一种用于存储装置的结构和制造方法，其允许使用复位栅极进行复位，并且相变膜和下部电极的截面积在电流方向上减小， 这是通过存储装置实现的，其特征在于存储元件布置成两行或两列或更多列，存储元件具有柱状绝缘体层（180-183），周围形成的相变膜（189-192） 柱状绝缘体层的上部，柱状绝缘体层的下部形成并连接到相变膜的下部电极（184-187），包围相变膜的复位栅极绝缘膜（197） 以及围绕复位栅极绝缘膜的复位栅极（198），复位栅极沿行方向和列方向连接，存储装置的特征还在于复位栅极 一个加热器。

    FIELD EFFECT TRANSISTOR CONSTRUCTIONS AND MEMORY ARRAYS
    8.
    发明申请
    FIELD EFFECT TRANSISTOR CONSTRUCTIONS AND MEMORY ARRAYS 审中-公开
    场效应晶体管结构和存储器阵列

    公开(公告)号：WO2015105599A1

    公开(公告)日：2015-07-16

    申请号：PCT/US2014/068287

    申请日：2014-12-03

    Applicant: MICRON TECHNOLOGY, INC.

    Inventor： KARDA, Kamal, M. ,  MOULI, Chandra ,  SANDHU, Gurtej, S.

    IPC: H01L29/78 ,  H01L21/336

    CPC classification number: H01L27/2454 ,  H01L21/02568 ,  H01L27/11582 ,  H01L27/2463 ,  H01L29/0603 ,  H01L29/24 ,  H01L29/66484 ,  H01L29/66666 ,  H01L29/66833 ,  H01L29/66969 ,  H01L29/7827 ,  H01L29/78642 ,  H01L29/78681 ,  H01L29/78696 ,  H01L29/7926 ,  H01L45/065 ,  H01L45/141 ,  H01L45/16

    Abstract: In some embodiments, a transistor includes a stack having a bottom source/drain region, a first insulative material, a conductive gate, a second insulative material, and a top source/drain region. The stack has a vertical sidewall with a bottom portion along the bottom source/drain region, a middle portion along the conductive gate, and a top portion along the top source/drain region. Third insulative material is along the middle portion of the vertical sidewall. A channel region material is along the third insulative material. The channel region material is directly against the top and bottom portions of the vertical sidewall. The channel region material has a thickness within a range of from greater than about 3 A to less than or equal to about Ι θΑ; and/or has a thickness of from 1 monolayer to 7 monolayers.

    Abstract translation: 在一些实施例中，晶体管包括具有底部源极/漏极区域，第一绝缘材料，导电栅极，第二绝缘材料和顶部源极/漏极区域的堆叠。 该堆叠具有沿着底部源极/漏极区域具有底部的垂直侧壁，沿着导电栅极的中间部分和沿着顶部源极/漏极区域的顶部部分。 第三绝缘材料沿着垂直侧壁的中间部分。 通道区域材料沿着第三绝缘材料。 通道区域材料直接抵靠垂直侧壁的顶部和底部。 沟道区域材料具有在大于约3至小于或等于约10的范围内的厚度; 和/或具有1个单层至7个单层的厚度。

    記憶装置、及び記憶装置の製造方法
    9.
    发明申请
    記憶装置、及び記憶装置の製造方法 审中-公开
    存储设备和存储设备制造方法

    公开(公告)号：WO2015071982A1

    公开(公告)日：2015-05-21

    申请号：PCT/JP2013/080719

    申请日：2013-11-13

    Applicant: ユニサンティス エレクトロニクス シンガポール プライベート リミテッド ,  舛岡 富士雄 ,  中村 広記

    Inventor： 舛岡　富士雄 ,  中村　広記

    IPC: H01L27/105 ,  H01L45/00

    CPC classification number: H01L27/2463 ,  H01L27/2454 ,  H01L45/06 ,  H01L45/1206 ,  H01L45/1233 ,  H01L45/144 ,  H01L45/16 ,  H01L45/1675

    Abstract: 柱状絶縁体層（180）と，前記柱状絶縁体層の上部の周囲に形成された抵抗が変化する膜（189）と，前記柱状絶縁体層の下部の周囲に形成され，前記抵抗が変化する膜と接続する下部電極（184）と，前記抵抗が変化する膜を取り囲むリセットゲート絶縁膜（197）と，前記リセットゲート絶縁膜を取り囲むリセットゲート（198a）とを有する記憶装置により，リセットゲートを用いてリセットを行うことができ，抵抗が変化する膜，下部電極の電流が流れる方向の断面積を小さくすることができる記憶装置の構造及び製造方法を提供する。

    Abstract translation: 该存储装置具有：柱状绝缘材料层（180）; 形成在柱状绝缘材料层的上部周围并且电阻变化的膜（189）; 下部电极（184），其形成在所述柱状绝缘材料层的下部周围，并且与所述可变电阻膜连接; 围绕可变电阻膜的复位栅极绝缘膜（197）; 以及围绕复位栅极绝缘膜的复位栅极（198a）。 因此，存储装置的结构能够使用复位栅极进行复位，并且具有减小的可变电阻膜和下部电极的横截面积，所述横截面积在电流流动的方向上， 并提供一种用于制造存储装置的方法。

    VERTICAL 1T-1R MEMORY CELLS, MEMORY ARRAYS AND METHODS OF FORMING THE SAME
    10.
    发明申请
    VERTICAL 1T-1R MEMORY CELLS, MEMORY ARRAYS AND METHODS OF FORMING THE SAME 审中-公开
    垂直1T-1R记忆细胞，记忆阵列及其形成方法

    公开(公告)号：WO2015069524A1

    公开(公告)日：2015-05-14

    申请号：PCT/US2014/062951

    申请日：2014-10-29

    Applicant: SANDISK 3D LLC

    Inventor： PETTI, Christopher, J.

    IPC: H01L27/24 ,  H01L45/00

    CPC classification number: H01L27/2481 ,  G11C13/0002 ,  H01L21/823487 ,  H01L27/2454 ,  H01L27/2463 ,  H01L45/04 ,  H01L45/145 ,  H01L45/16 ,  H01L45/1675

    Abstract: Vertical 1 T-l R memory cells, memory arrays of vertical 1 T-1 R memory calls, and methods of forming such memory cells and memory arrays are described. The memory cells each include a vertical transistor (T) and a resistivity-switching element (R) coupled in series with and disposed above or below the vertical transistor. The vertical transistor includes a controlling electrode (G) coupled to a word line (WL) that is above or below the vertical transistor. The controlling electrode is disposed on a sidewall of the vertical transistor. Each vertical transistor (T) includes a first terminal coupled to a bit line (BL), a second terminal comprising the controlling electrode (G) coupled to a word line (WL), and a third terminal coupled to the resistivity-switching element (R).

    Abstract translation: 描述了垂直1 T-1 R存储器单元，垂直1 T-1 R存储器调用的存储器阵列，以及形成这种存储器单元和存储器阵列的方法。 每个存储单元包括垂直晶体管（T）和与垂直晶体管串联连接并设置在垂直晶体管上方或下方的电阻率开关元件（R）。 垂直晶体管包括耦合到垂直晶体管的上方或下方的字线（WL）的控制电极（G）。 控制电极设置在垂直晶体管的侧壁上。 每个垂直晶体管（T）包括耦合到位线（BL）的第一端子，包括耦合到字线（WL）的控制电极（G）的第二端子和耦合到电阻率开关元件 R）。

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