公开(公告)号：WO2012042640A1

公开(公告)日：2012-04-05

申请号：PCT/JP2010/067098

申请日：2010-09-30

Applicant: 株式会社日立製作所 ,  吉元 広行 ,  島 明生 ,  小田 克矢

Inventor： 吉元　広行 ,  島　明生 ,  小田　克矢

IPC: H01L29/739 ,  H01L29/78

CPC classification number: H01L29/7397 ,  H01L29/0834 ,  H01L29/7395

Abstract: 　用途に応じて、従来のパワーＭＯＳＦＥＴよりも電流または耐圧が高く、ＩＧＢＴよりもスイッチ速度の速い半導体装置を提供するために、ｎ型ドリフト層領域１と、その主面に形成された第２電極３、ゲート電極７、他の主面に形成されたｎ型バッファ領域４と第１電極１１を有する半導体装置において、ｎ型バッファ領域４表面に複数個のｐ型ドレイン領域５を設ける。ｐ型ドレイン領域５が第１電極１１と接する部分はＩＧＢＴとして、ｎ型バッファ領域４が第１電極１１と接する部分はパワーＭＯＳＦＥＴとして機能するため、ｐ型ドレイン領域５の構成を変えることにより所望の特性を得ることができる。

Abstract translation: 为了提供半导体器件，其电流或耐受电压高于常规功率MOSFET，并且其开关速度比IGBT快，根据其使用目的，半导体器件包括n- 类型漂移层区域（1），形成在其主面上的第二电极（3）和栅极电极（7）以及形成在另一个主体上的n型缓冲区域（4）和第一电极（11） 其表面具有形成在n型缓冲区域（4）的表面上的多个p型漏极区域（5）。 由于p型漏极区域（5）与第一电极（11）接触的部分用作IGBT，并且n型缓冲区域（4）与第一电极（11）接触的部分用作 功率MOSFET，通过改变p型漏极区域（5）的配置可以获得期望的特性。

公开(公告)号：WO2012070096A1

公开(公告)日：2012-05-31

申请号：PCT/JP2010/070769

申请日：2010-11-22

Applicant: 株式会社日立製作所 ,  笹子 佳孝 ,  木下 勝治 ,  森川 貴博 ,  島 明生 ,  小林 孝

Inventor： 笹子　佳孝 ,  木下　勝治 ,  森川　貴博 ,  島　明生 ,  小林　孝

IPC: H01L27/105 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792 ,  H01L45/00

CPC classification number: H01L27/2436 ,  H01L27/1157 ,  H01L27/11582 ,  H01L27/2409 ,  H01L27/2454 ,  H01L27/2481 ,  H01L27/249 ,  H01L29/66833 ,  H01L29/7926 ,  H01L45/06 ,  H01L45/1226 ,  H01L45/1233 ,  H01L45/144 ,  H01L45/1608 ,  H01L45/1616 ,  H01L45/1683

Abstract: 　マトリクス状に配置された縦型トランジスタである第１選択トランジスタと、前記第１選択トランジスタのそれぞれの上に形成された縦型トランジスタである第２選択トランジスタとからなる２段選択トランジスタと、前記２段選択トランジスタ上に縦に直列に接続した複数のメモリセルとにより縦型チェインメモリを構成する。これにより、隣り合う選択トランジスタが、それぞれの共有するゲートによりいずれも選択されることを防ぎ、複数の前記２段選択トランジスタのそれぞれを独立して選択することを可能とし、不揮発性記憶装置の記憶容量が低下することを防ぐ。

Abstract translation: 一种直立链式存储器，包括：二级选择晶体管，包括作为矩阵布置的立式晶体管的第一选择晶体管和分别形成在第一选择晶体管上的立式晶体管的第二选择晶体管; 以及在两电平选择晶体管上串联垂直连接的多个存储单元。 这防止相邻的选择晶体管的两个相互共享的栅极被选择，使得可以分别独立地选择多个二电平选择晶体管，并且防止非易失性存储器件的存储器容量的降低。

公开(公告)号：WO2012046329A1

公开(公告)日：2012-04-12

申请号：PCT/JP2010/067673

申请日：2010-10-07

Applicant: 株式会社日立製作所 ,  小田 克矢 ,  島 明生 ,  吉元 広行

Inventor： 小田　克矢 ,  島　明生 ,  吉元　広行

IPC: H01L29/739 ,  H01L21/205 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7395 ,  H01L21/02532 ,  H01L21/0262 ,  H01L29/0834 ,  H01L29/0895 ,  H01L29/41741

Abstract: 　トンネル電流を用いたホール供給構造を有する場合であっても、安定した動作が得られる半導体装置及びその製造方法を提供するために、基板１の表面に形成されたエミッタ２やエミッタ電極１３、ゲート絶縁膜４やゲート５、ゲート電極１４と、基板１の裏面に形成された、高濃度ｐ型層８と高濃度ｎ型層９とそれらの間で構成されるトンネル接合とを有する半導体装置において、高濃度ｐ型層８と高濃度ｎ型層９にそれぞれ接続される異なった電極（１１、１２）を形成する。これにより、トンネル電流が流れたときの電圧降下による変動等が低減され、安定動作が可能となる。

Abstract translation: 为了提供半导体器件及其制造方法，即使器件具有使用隧道电流的空穴供给结构，也能产生稳定的工作，所以半导体器件具有发射极（2）和发射极（13），栅极 绝缘膜（4），形成在基板（1）的正面上的栅极（5）和栅电极（14）以及高密度p型层（8），高密度n 型层（9）和其间构造的隧道结，其形成在基板（1）的相反侧，其中分别连接到高密度p型层（8）的不同电极（11,12） ）和高密度n型层（9）。 因此，隧道电流流动时由电压下降引起的波动减小，能够稳定运转。

公开(公告)号：WO2012017746A1

公开(公告)日：2012-02-09

申请号：PCT/JP2011/064060

申请日：2011-06-20

Applicant: 株式会社日立製作所 ,  久本 大 ,  斎藤 慎一 ,  島 明生 ,  吉元 広行

Inventor： 久本　大 ,  斎藤　慎一 ,  島　明生 ,  吉元　広行

IPC: H01L21/8249 ,  H01L21/331 ,  H01L21/8234 ,  H01L21/8238 ,  H01L21/8244 ,  H01L21/8247 ,  H01L27/06 ,  H01L27/088 ,  H01L27/092 ,  H01L27/11 ,  H01L27/115 ,  H01L29/66 ,  H01L29/732 ,  H01L29/78 ,  H01L29/786 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L27/1203 ,  G11C11/412 ,  G11C16/0408 ,  H01L21/8249 ,  H01L21/84 ,  H01L23/535 ,  H01L27/0623 ,  H01L27/0705 ,  H01L27/092 ,  H01L27/1025 ,  H01L27/1026 ,  H01L27/11 ,  H01L27/11521 ,  H01L27/11568 ,  H01L29/0649 ,  H01L29/0804 ,  H01L29/0821 ,  H01L29/0847 ,  H01L29/0895 ,  H01L29/1004 ,  H01L29/1033 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7311 ,  H01L29/788 ,  H01L29/792 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 　これまでのＭＯＳＦＥＴと同等の集積性を維持しながら、ＭＯＳＦＥＴに比べて優れたスイッチング特性をもつ、すなわち、室温においてＳ値が６０ｍＶ／桁より小さな値をもつ半導体素子を提供する。ＭＯＳＦＥＴと、トンネル接合を有するトンネルバイポーラトランジスタを組み合わせることにより、低電圧であっても、ゲート電位変化に対してドレイン電流が急峻な変化（Ｓ値が６０ｍＶ／桁よりも小さい）を示す半導体素子を構成する。

Abstract translation: 提供了与MOSFET相比，具有与常规MOSFET相同的可集成性的半导体元件，即在室温下S值小于60mV /次的优异的开关特性。 通过组合MOSFET和具有隧道结的隧道双极型晶体管，配置了相对于栅极电压的变化（S值小于60mV /次）显示出漏电流的突然变化的半导体元件， 即使在低电压。

公开(公告)号：WO2011055691A1

公开(公告)日：2011-05-12

申请号：PCT/JP2010/069291

申请日：2010-10-29

Applicant: 株式会社日立製作所 ,  島 明生 ,  朴澤 一幸

Inventor： 島　明生 ,  朴澤　一幸

IPC: H01L21/265 ,  H01L21/336 ,  H01L29/739 ,  H01L29/78

CPC classification number: H01L21/268 ,  H01L21/324 ,  H01L21/6831 ,  H01L29/66348 ,  H01L29/7397

Abstract: 　レーザーアニールにおいて、３００μｍ以下に薄膜化した半導体Ｓｉ基板の裏面から１μｍよりも深い位置の温度が９５０℃以上１４１２℃以下の温度範囲で、Ｓｉを溶解させることなく加熱する。半導体基板の表面から不純物を導入して半導体領域を形成し、静電チャック方式を用いて支持基板に固定した上で基板全体を２５０℃以上に加熱しつつ３μｍ以上の長波長のレーザーを照射することで半導体基板の表面を加熱し不純物を活性化する半導体装置の製造方法である。

Abstract translation: 公开了一种制造半导体器件的方法，其中将薄至300μm或更小的半导体Si衬底加热，使得距离半导体Si衬底的背表面更深一点的位置处的温度在 在激光退火过程中不熔化Si的温度范围为950-1412℃（含）。 具体公开了一种半导体器件的制造方法，其中通过从半导体衬底的前表面引入杂质形成半导体区域，使用静电吸盘将衬底固定到支撑衬底上，然后将杂质激活 通过长波长为3μm以上的激光的照射，在250℃以上的整个基板的同时加热基板的前表面。

公开(公告)号：WO2012102074A1

公开(公告)日：2012-08-02

申请号：PCT/JP2012/050344

申请日：2012-01-11

Applicant: NTN株式会社 ,  井木 泰介 ,  山中 昭浩 ,  矢田 雄司 ,  中島 明生

Inventor： 井木　泰介 ,  山中　昭浩 ,  矢田　雄司 ,  中島　明生

IPC: G01M3/26

CPC classification number: G01M3/027 ,  G01M3/3218 ,  G01M3/3272 ,  G01M3/36

Abstract: 　等速自在継手用ブーツ等の成形部品の欠陥を安定して効率的にしかも安価に検出することができる欠陥検出方法及び欠陥検出装置を提供する。　屈曲及び伸縮可能な蛇腹部１ｃを備え、軸方向両端部が開口した弾性材料からなる成形部品の欠陥を検査する欠陥検査方法および欠陥検査装置である。成形部品の両開口部１１，１２を密封した状態で、圧縮手段１６にて成形部品に対して軸方向内方に圧縮してこの成形部品内の内圧を規定内圧に高める。この圧縮状態を維持手段１７にて所定時間維持する。その後、この圧縮状態のまま成形部品内の内圧を内圧測定手段２１にて測定し、この測定した内圧に基づいて成形部品の良否を判断する。

Abstract translation: 提供一种能够稳定，有效且廉价地检测诸如等速万向接头的靴子的模制品的缺陷的缺陷检测方法和缺陷检测装置。 缺陷检查方法和缺陷检查装置检查设置有可弯曲且可延伸的波纹管部分（1c）的成型制品的缺陷，并由在两个轴向端部具有开口的弹性材料制成。 随着模制品的开口部分（11,12）被密封，模制品被压缩装置（16）轴向向内压缩，以将模制品的内部压力提高到规定的内部压力。 压缩状态通过维持装置（17）保持预定时间。 此后，通过压缩状态的内压测量装置（21）测量模制品的内部压力，并且基于所测量的内部压力来确定模制品的质量。

公开(公告)号：WO2012077174A1

公开(公告)日：2012-06-14

申请号：PCT/JP2010/071830

申请日：2010-12-06

Applicant: 株式会社日立製作所 ,  笹子 佳孝 ,  木下 勝治 ,  田井 光春 ,  島 明生 ,  黒土 健三 ,  小林 孝

Inventor： 笹子　佳孝 ,  木下　勝治 ,  田井　光春 ,  島　明生 ,  黒土　健三 ,  小林　孝

IPC: H01L27/105 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792 ,  H01L45/00

CPC classification number: H01L45/1608 ,  G11C13/0004 ,  G11C2213/75 ,  H01L27/0688 ,  H01L27/1021 ,  H01L27/11578 ,  H01L27/11582 ,  H01L27/2409 ,  H01L27/2454 ,  H01L27/2481 ,  H01L27/249 ,  H01L29/7926 ,  H01L45/04 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/1253 ,  H01L45/144 ,  H01L45/16 ,  H01L45/1675

Abstract: 　絶縁膜とゲート電極とを交互に積層した積層膜の側壁に形成された薄いチャネル半導体層が前記積層膜上において除去された場合に、前記チャネル半導体層および前記ゲート電極により構成される縦型トランジスタと、前記積層膜上に形成されたビット線との接触抵抗が上昇することを防ぐ。その手段として、前記積層膜の直上に前記チャネル半導体層と電気的に接続された導電層を設ける。

Abstract translation: 在本发明中，在层叠膜上去除交替层叠有绝缘膜和栅电极的层叠膜的侧壁上形成的薄沟道半导体层时，在由该层叠膜构成的垂直晶体管之间的接触电阻增加 沟道半导体层和栅电极以及形成在层压膜上的位线。 作为其手段，沟道半导体层和电连接的导电层直接设置在层叠膜上。

公开(公告)号：WO2011074545A1

公开(公告)日：2011-06-23

申请号：PCT/JP2010/072398

申请日：2010-12-13

Applicant: 株式会社日立製作所 ,  笹子 佳孝 ,  島 明生 ,  半澤 悟 ,  小林 孝 ,  木下 勝治 ,  高浦 則克

Inventor： 笹子　佳孝 ,  島　明生 ,  半澤　悟 ,  小林　孝 ,  木下　勝治 ,  高浦　則克

IPC: H01L27/105 ,  H01L27/10 ,  H01L45/00

CPC classification number: H01L45/1666 ,  H01L27/224 ,  H01L27/2409 ,  H01L27/2454 ,  H01L27/2481 ,  H01L45/04 ,  H01L45/06 ,  H01L45/12 ,  H01L45/1206 ,  H01L45/1233 ,  H01L45/144 ,  H01L45/1608 ,  H01L45/1641 ,  H01L45/1675 ,  H01L45/1683

Abstract: 　半導体記憶装置及びその製造方法に関し、抵抗変化材料を利用したメモリのビットコストの低減を実現する。その手段として、基板と、基板の上方の第１ワード線２と、基板の高さ方向にＮ＋１層（Ｎ≧１）の第１ゲート間絶縁層１１乃至１５とＮ層の第１半導体層２１ｐ乃至２４ｐとが交互に積層され、第１ワード線２より上方の第１積層体と、第１ワード線２と交差方向に延在し、積層体より上方の第１ビット線３と、Ｎ＋１層の第１ゲート間絶縁層１１乃至１５の側面とＮ層の前記第１半導体層２１ｐ乃至２４ｐの側面の第１ゲート絶縁層９と、第１ゲート絶縁層９の側面の第１チャネル層８ｐと、第１チャネル層の側面の第１抵抗変化材料層７と、を有し、第１抵抗変化材料層７は、第１ワード線２と第１ビット線３が交差する領域にある。また、選択素子にポリシリコンダイオードＰＤを用いる。

Abstract translation: 公开了一种半导体存储装置和用于制造半导体存储装置的方法，由此降低了使用可变电阻材料的存储器的位成本。 半导体存储装置具有：基板; 设置在基板上方的第一字线（2） 第一层叠体，其设置在第一字线（2）的上方，并且具有N + 1（N = 1）个第一栅极间绝缘层（11-15）和N个第一半导体层 （21p-24p）在基板的高度方向上交替层叠; 第一位线（3），其在与所述第一字线（2）相交的方向上延伸，并且位于所述层叠体的上方; 设置在N + 1个第一栅极绝缘层（11-15）的侧表面和N个第一半导体层（21p-24p）的侧表面上的第一栅极绝缘层（9） ; 设置在第一栅极绝缘层（9）的侧面上的第一沟道层（8p）; 以及设置在第一沟道层的侧表面上的第一可变电阻材料层（7）。 第一可变材料层（7）在第一字线（2）和第一位线（3）彼此相交的区域中。 此外，使用多晶硅二极管（PD）作为选择元件。