公开(公告)号：WO2009000921A3

公开(公告)日：2008-12-31

申请号：PCT/EP2008/058292

申请日：2008-06-27

Applicant: X-FAB Semiconductor Foundries AG ,  LERNER, Ralf

Inventor： LERNER, Ralf

IPC: H01L21/74 ,  H01L21/84 ,  H01L21/786 ,  H01L21/762 ,  H01L29/786

Abstract: Es wird eine Halbleiterstruktur zur Herstellung eines Trägerwaferkontaktes in grabenisolierten SOI-Scheiben angegeben, die sowohl als tiefer Kontakt (7, 6, 30') zum Trägerwafer (1) einer dicken SOI-Scheibe als auch als Grabenisolation (40) verwendet werden kann. Dabei kommen für beide Strukturen die gleichen Verfahrensschritte zum Einsatz, die sowohl als tiefer Kontakt zum Trägerwafer der dicken SOI-Scheibe als auch als Grabenisolation verwendet werden.

Abstract translation:

为Tr的BEAR的制造中的半导体结构表示在严重分离SOI晶片gerwaferkontaktes，既作为深触头（7,6，30“），用于Tr的AUML; gerwafer（1）厚的SOI晶片 以及沟槽隔离（40）都可以使用。 两种结构都采用相同的工艺步骤，既可用作厚SOI盘片的深层接触，也可用作沟槽隔离

公开(公告)号：WO2007080545A1

公开(公告)日：2007-07-19

申请号：PCT/IB2007/050077

申请日：2007-01-10

Applicant: NXP B.V. ,  ZIJLSTRA, Piebe, A.

Inventor： ZIJLSTRA, Piebe, A.

IPC: H01L21/74 ,  H01L27/12

CPC classification number: H01L21/78 ,  H01L21/3221 ,  H01L21/743 ,  H01L21/84 ,  H01L27/1203

Abstract: A method of forming a substrate contact in a semiconductor device, comprising the steps of providing a semiconductor base substrate (2) having a buried oxide (BOX) layer (4) and a thin active semiconductor layer (103) on the BOX layer (4), forming a trench (104) in the active semiconductor layer (103) and the Box layer (4) to the semiconductor base substrate (2) below, and then depositing another active semiconductor (epitoxial) layer (6) over the remaining active semiconductor layer (103) and in the trench (104) to create the substrate contact. The trench (104) is etched at a location on the wafer corresponding to a scribe lane (106).

Abstract translation: 一种在半导体器件中形成衬底接触的方法，包括以下步骤：在BOX层（4）上提供具有掩埋氧化物（BOX）层（4）和薄的有源半导体层（103）的半导体基底衬底（2） ），在有源半导体层（103）中形成沟槽（104），并将Box层（4）形成到下面的半导体基底（2），然后在剩余的活性物质上沉积另外的有源半导体（表面氧化物）层（6） 半导体层（103）和沟槽（104）中以形成衬底接触。 沟槽（104）在对应于划线（106）的晶片上的位置被蚀刻。

公开(公告)号：WO2005071737A1

公开(公告)日：2005-08-04

申请号：PCT/EP2005/000571

申请日：2005-01-21

Applicant: ATMEL GERMANY GMBH ,  DUDEK, Volker

Inventor： DUDEK, Volker

IPC: H01L21/74

CPC classification number: H01L21/763 ,  H01L21/76286

Abstract: Vorgestellt wird eine Integrierte Schaltung mit einer ersten Schicht (12) aus aktivem Halbleitermaterial, die sich längs einer ersten Seite (14) einer vergrabenen Schicht (16) erstreckt; und mit Grabenstrukturen (18, 38), die die Schicht (12) aus aktivem Halbleitermaterial durchschneiden und die dielektrische Wandbereiche (42, 44) aufweisen, wobei die dielektrischen Wandbereiche (42, 44) Teilbereiche (52, 54, 56) der Schicht (12) aus aktivem Halbleitermaterial in lateraler Richtung elektrisch voneinander isolieren, und wobei die Grabenstrukturen (18, 38) ferner erste innere Bereiche (46) aufweisen, die mit elektrisch leitfähigem Material ausgefüllt ist und die vergrabene Schicht (16) elektrisch leitend kontaktieren. Die Integrierte Schaltung zeichnet sich dadurch aus, dass erste Wandbereiche (42) der Grabenstrukturen (18, 38) die vergrabene Schicht (16) vollständig durchschneiden und zweite Wandbereiche (44) der Grabenstrukturen (18, 38) in die vergrabene Schicht (16) hineinreichen, ohne sie vollständig zu schneiden. Ferner wird ein Verfahren zur Herstellung einer solchen Integrierten Schaltung angegeben.

Abstract translation: 提供了一种包含有源半导体材料的第一层（12），其沿着第一侧（14）延伸的掩埋层（16）的集成电路; 和严重结构（18，38）切穿有源半导体材料的层（12），和电介质壁部分（42，44），其中，所述电介质壁部分（42，44）的部分（52，54，56）（该层 12）在横向方向上的有源半导体材料的彼此电绝缘，并且其中所述的严重的结构（18，38）还包括第一内部分填充有导电材料并接触所述掩埋层（16（46））是导电的。 该集成电路的特征在于，所述严重的结构（18，38）的第一壁部（42），所述掩埋层（16）完全穿过切割和在所述埋层的严重结构（18，38）的第二壁部（44）（16）延伸 不完全切断他们。 此外，提供了用于制造这种集成电路的方法。

公开(公告)号：WO2003034484A3

公开(公告)日：2003-04-24

申请号：PCT/EP2002/011423

申请日：2002-10-11

Applicant: UNIVERSITÄT AUGSBURG ,  ATTENBERGER, Wilfried ,  LINDNER, Jörg ,  STRITZKER, Bernd

Inventor： ATTENBERGER, Wilfried ,  LINDNER, Jörg ,  STRITZKER, Bernd

IPC: H01L21/74

Abstract: The following invention provides a method for forming a layered semiconductor structure having a layer (5) of a first semiconductor material on a substrate (1; 1') of at least one second semiconductor material, comprising the steps of: providing said substrate (1; 1'); burying said layer (5) of said first semiconductor material in said substrate (1; 1'), said buried layer (5) having an upper surface (105) and a lower surface (105) and dividing said substrate (1; 1') into an upper part (1a) and a lower part (1b; 1b', 1c); creating a buried damage layer (10; 10'; 10'', 100'') which at least partly adjoins and/or at least partly includes said upper surface (105) of said buried layer (5); and removing said upper part (1a) of said substrate (1; 1') and said buried damage layer (10; 10'; 10'', 100'') for exposing said buried layer (5). The invention also provides a corresponding layered semiconductor structure.

公开(公告)号：WO02071460A3

公开(公告)日：2003-04-10

申请号：PCT/DE0200301

申请日：2002-01-29

Applicant: FORSCHUNGSZENTRUM JUELICH GMBH ,  KLUTH PATRICK ,  ZHAO QUING-TAI ,  MANTL SIEGFRIED

Inventor： KLUTH PATRICK ,  ZHAO QUING-TAI ,  MANTL SIEGFRIED

IPC: H01L21/285 ,  H01L21/308 ,  H01L21/3213 ,  H01L21/768 ,  B81C1/00 ,  H01L21/28 ,  H01L21/316 ,  H01L21/321 ,  H01L21/335 ,  H01L21/336 ,  H01L21/74

CPC classification number: H01L21/32132 ,  H01L21/28537 ,  H01L21/3086 ,  H01L21/3088 ,  H01L21/76888

Abstract: The invention relates to a method for producing structures and, in particular, wires on the nanometric scale from a layer to be structured. The layer to be structured is arranged between a substrate and a mask structure that is formed on the layer to be structured. The mask structure, on the edges thereof, produces an elastic stress field in the layer to be structured and in the substrate. The method is characterized by the following steps: masked areas of the layer to be structured are separated from one another by non-masked areas in order to form a first structure; the elastic stress is laterally shifted in relation to the surface of the layer to be structured, and; areas of the layer to be structured are separated from one another by a stress-dependent diffusion in order to form a second structure. By using additional locally applied protective layers, this enables the production of structures and, in particular, wires having a width of 10-500 nm. These structures can be used for electrical components, e.g. in the field of semiconductor technology.

Abstract translation: 本发明涉及一种用于生产结构的过程，并在从一个层中的纳米范围内特定导线要被图案化。 要结构设置在衬底和形成在所述层上形成掩模图案之间的层将被图案化，在它们的边缘所产生的掩模结构，在该层中的弹性应力场，以被构造和在该基板。 其特征在于由以下步骤的方法： - 在待结构从未掩蔽区域被分离的层的掩蔽区域，以形成第一结构 - 弹性应力横向移动到该层的表面被结构化， - 要结构被携带的层的部分 从彼此分离的电压依赖性扩散以形成第二结构。 以这种方式sichunter使用其他局部地施加的保护层的结构，并与所产生的10-500纳米的宽度特定导线。 这可用于这样的电子元件。 随着半导体技术被使用。

公开(公告)号：WO2002073667A3

公开(公告)日：2002-09-19

申请号：PCT/US2002/007311

申请日：2002-03-12

Applicant: HONEYWELL INTERNATIONAL INC.

Inventor： FECHNER, Paul, S. ,  YUE, Cheisan

IPC: H01L21/74

Abstract: A method of forming a frontside contact to a Silicon-On-Insulator (SOI) wafer is described. A connection polysilicon (114) connects a silicon substrate layer (102) to a contact plug (118). This connection provides a means to ground or bias the bottom substrate of the SOI wafer. Spacers (122) may be added to provide additional doping.

公开(公告)号：WO0199180A3

公开(公告)日：2002-04-11

申请号：PCT/US0114131

申请日：2001-05-01

Applicant: ADVANCED MICRO DEVICES INC

Inventor： LUKANC TODD P ,  TAYLOR KURT O

IPC: H01L21/265 ,  H01L21/285 ,  H01L21/3065 ,  H01L21/3115 ,  H01L21/326 ,  H01L21/74 ,  H01L21/768 ,  H01L27/12 ,  H01L21/762

CPC classification number: H01L21/743 ,  H01L21/265 ,  H01L21/28525 ,  H01L21/3065 ,  H01L21/31155 ,  H01L21/326 ,  H01L21/76804 ,  H01L21/76825 ,  H01L21/76831 ,  H01L27/1203

Abstract: A method for making frontside contact to a substrate through an SOI (20) structure thereon is provided. An etching step is undertaken to form a trench (32) in the SOI structure so as to expose and define a rough surface (34) of the substrate. Then, a thin insulating layer (40), for example SiO2, is formed over the exposed surface of the substrate, this insulating layer being irregular because of its formation over the relatively rough etched surface. Contact material (42) is provided in the trench, and electrical potential is applied across the contact and substrate sufficient to increase the conductivity of the insulating layer (40), i.e., to break down the insulating layer. Nitrogen may be implanted into the exposed surface of the substrate to slow subsequent growth of the insulating layer, resulting in an even thinner insulating layer, i.e., one even less resistant to breakdown upon application of electrical potential thereacross. If the insulating layer thereon is sufficiently thin or irregular, ohmic contact may be achieved between the contact and substrate without the application of such electrical potential. In yet another embodiment, prior to formation of the insulating layer, the exposed surface of the substrate and wall of the trench are fabricated such that meet at an abrupt angle. Insulating material formed in this area is of poor quality, readily lending itself to breakdown upon application of electrical potential across the contact material and substrate.

Abstract translation: 提供了通过SOI（20）结构在基板上进行前端接触的方法。 进行蚀刻步骤以在SOI结构中形成沟槽（32），以暴露和限定衬底的粗糙表面（34）。 然后，在衬底的暴露表面上形成例如SiO2的薄绝缘层（40），该绝缘层由于在相对粗糙的蚀刻表面上的形成而是不规则的。 接触材料（42）设置在沟槽中，并且跨接触件和衬底施加电势足以增加绝缘层（40）的导电性，即分解绝缘层。 可以将氮气注入到衬底的暴露表面中以减缓绝缘层的随后生长，导致更薄的绝缘层，即，在施加电位之后甚至更不易于击穿。 如果其上的绝缘层足够薄或不规则，则可以在接触和衬底之间实现欧姆接触而不施加这种电势。 在另一个实施例中，在形成绝缘层之前，制造衬底的暴露表面和沟槽的壁，使得以突然的角度相遇。 在该区域中形成的绝缘材料质量差，容易在施加电接触材料和基底上的电位时自身破裂。

公开(公告)号：WO00079584A1

公开(公告)日：2000-12-28

申请号：PCT/SE2000/001316

申请日：2000-06-21

IPC: H01L21/331 ,  H01L21/74 ,  H01L21/76 ,  H01L21/763 ,  H01L29/08 ,  H01L29/732 ,  H01L29/861 ,  H01L29/70

CPC classification number: H01L29/0847 ,  H01L21/763 ,  H01L29/063 ,  H01L29/0638 ,  H01L29/0821 ,  H01L29/10 ,  H01L29/66272 ,  H01L29/7322 ,  H01L29/861

Abstract: A semiconductor component comprising a highly doped layer on a substrate layer and delimited by at least one trench extending from the surface of the component through the highly doped layer, also comprises a sub-layer between the substrate layer and the highly doped layer, said sub-layer being doped with the same type of dopant as the buried collector, but to a lower concentration. A method for manufacturing such a component is also disclosed. The sub-layer causes a more even distribution of the potential lines in the substrate and in the subcollector layer, thereby avoiding areas of particularly dense potential lines. Since the breakdown voltage is lower in areas with dense potential lines, avoiding too dense potential lines means increasing the breakdown voltage of the component.

Abstract translation: 一种半导体部件，包括在衬底层上的高掺杂层，并且由至少一个从组件的表面穿过高度掺杂层延伸的沟槽界定，还包括在衬底层和高掺杂层之间的子层，所述子层 - 层被掺杂与埋藏式集电器相同类型的掺杂剂，但是更低的浓度。 还公开了一种制造这种部件的方法。 子层导致衬底和子集电极层中的电位线的更均匀分布，从而避免特别密集的电位线的区域。 由于在具有致密电位线的区域中的击穿电压较低，因此避免太密集的电位线意味着增加部件的击穿电压。

公开(公告)号：WO0014791A9

公开(公告)日：2000-08-10

申请号：PCT/US9918780

申请日：1999-08-17

Applicant: SPECTRIAN

Inventor： HEBERT FRANCOIS ,  NG SZEHIM DANIEL

IPC: H01L21/336 ,  H01L21/74 ,  H01L29/10 ,  H01L29/417 ,  H01L29/423 ,  H01L29/78

CPC classification number: H01L29/66659 ,  H01L21/743 ,  H01L29/1087 ,  H01L29/4175 ,  H01L29/41758 ,  H01L29/41775 ,  H01L29/42368 ,  H01L29/7835

Abstract: Method of fabricating a high power RF lateral diffused MOS transistor (LDMOS) having increased reliability includes fabricating an N-drift region for the drain prior to fabrication of the gate (24) contact and other process steps in fabricating the transistor. The resulting device has reduced adverse effects from hot carrier injection including reduced threshold voltage shift over time and reduced maximum current reduction over time. Linearity of device is maximized along with increased reliability while channel length (2) is reduced.

Abstract translation: 制造具有增加的可靠性的高功率RF侧向扩散MOS晶体管（LDMOS）的方法包括在制造栅极（24）接触之前制造用于漏极的N-漂移区域以及制造晶体管的其它工艺步骤。 所得到的装置具有减少热载流子注入的不利影响，包括随时间降低的阈值电压偏移和随时间减小的最大电流减小。 器件的线性度随着信道长度（2）的减小而增加，可靠性最大化。

公开(公告)号：WO00014791A1

公开(公告)日：2000-03-16

申请号：PCT/US1999/018780

申请日：1999-08-17

IPC: H01L21/336 ,  H01L21/74 ,  H01L29/10 ,  H01L29/417 ,  H01L29/423 ,  H01L29/78

CPC classification number: H01L29/66659 ,  H01L21/743 ,  H01L29/1087 ,  H01L29/4175 ,  H01L29/41758 ,  H01L29/41775 ,  H01L29/42368 ,  H01L29/7835

Abstract: Method of fabricating a high power RF lateral diffused MOS transistor (LDMOS) having increased reliability includes fabricating an N-drift region for the drain prior to fabrication of the gate (24) contact and other process steps in fabricating the transistor. The resulting device has reduced adverse effects from hot carrier injection including reduced threshold voltage shift over time and reduced maximum current reduction over time. Linearity of device is maximized along with increased reliability while channel length (2) is reduced.

Abstract translation: 本发明涉及以可靠性增加为特征的高功率侧向散射高功率MOS晶体管（LDMOS）的制造方法。 该方法包括在制造浇口接触（24）并开始其他制造操作之前制造用于排水的迁移区域N. 由此获得的器件较少受到热注入的破坏性影响，并且随着时间阈值电压的较小偏移以及电流的最大损耗减小。 这种方法最大限度地提高了器件的线性度，同时提高了可靠性并减少了通道长度（2）。