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公开(公告)号：WO2017094185A1
公开(公告)日：2017-06-08
申请号：PCT/JP2015/084147
申请日：2015-12-04
Applicant: ルネサスエレクトロニクス株式会社
Inventor： 福地 一博
CPC classification number: H01L23/28 , H01L23/48 , H01L25/07 , H01L25/18 , H01L2224/04105 , H01L2224/19 , H01L2224/24137 , H01L2224/24195 , H01L2224/25 , H01L2224/2518 , H01L2224/48247 , H01L2224/73265 , H01L2924/181 , H01L2924/19105 , H01M10/44 , H02J7/00 , H01L2924/00012
Abstract: 半導体装置の信頼性を向上するため、一実施の形態における半導体チップにおいては、半導体チップの裏面に形成されている裏面電極の露出面に凹凸形状が形成されている。
Abstract translation: 为了提高的可靠性
半导体装置中，在一个实施例中的半导体芯片中，形成该半导体芯片的背面上形成背面电极的暴露的表面上的不规则性 。
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公开(公告)号：WO2017094062A1
公开(公告)日：2017-06-08
申请号：PCT/JP2015/083571
申请日：2015-11-30
Applicant: ルネサスエレクトロニクス株式会社
IPC: H05K1/02
CPC classification number: H05K1/02
Abstract: 一実施の形態による電子装置は、第１外部端子が接続される第１配線、および第２外部端子が接続され、上記第１配線に沿って延びる第２配線を有する配線基板を有する。また、上記電子装置は、上記配線基板に搭載され、上記第１配線および上記第２配線のそれぞれと電気的に接続される半導体装置を有する。また、上記電子装置は、上記配線基板に搭載され、上記第１配線および上記第２配線のそれぞれを介して上記半導体装置と電気的に接続されるコンデンサを有する。また、上記半導体装置と上記コンデンサとの距離は、上記第１外部端子および上記第２外部端子のそれぞれと上記コンデンサとの距離よりも短い。
Abstract translation: 根据一个实施例的电子装置包括第一外部端子连接到的第一布线和连接到第二外部端子并且沿着第一布线延伸的第二布线 具有具有布线板。 另外，电子器件包括安装在布线板上并且电连接到第一布线和第二布线中的每一个的半导体器件。 电子器件还包括安装在布线衬底上并分别通过第一布线和第二布线电连接到半导体器件的电容器。 半导体器件和电容器之间的距离比第一外部端子和第二外部端子中的每一个与电容器之间的距离短。
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公开(公告)号：WO2017056132A1
公开(公告)日：2017-04-06
申请号：PCT/JP2015/005013
申请日：2015-10-01
Applicant: ルネサスエレクトロニクス株式会社
IPC: G06F13/362
CPC classification number: G06F13/1673 , G06F13/1605 , G06F13/362 , G06F13/4068 , G11C11/406
Abstract: 本発明に係る半導体装置は、複数のマスタ（１００）と、メモリコントローラ（４００ａ）と、複数のマスタ（１００）とメモリコントローラ（４００ａ）とを接続するバスと、複数のマスタ（１００）のＱｏＳ情報を格納するＱｏＳ情報レジスタ（６１０）と、メモリコントローラ（４００ａ）のバッファ（４０１）の空き情報に基づいて、アクセス権の権利付与可能数を計算する権利付与数制御部（６０２）と、ＱｏＳ情報レジスタ（６１０）のＱｏＳ情報、及び権利付与数制御部（６０２）からの権利付与可能数に基づいて、アクセス権の権利付与先のマスタ（１００）を選択する権利付与選択制御部（６０３ａ）と、権利付与選択制御部（６０３ａ）からのアクセス権が未付与であるマスタ（１００）のリクエストを通さないリクエスト発行制御部（２０１ａ）と、を備える。
Abstract translation: 根据本发明的半导体器件设置有：多个主器件（100）; 存储器控制器（400a）; 将多个主机（100）连接到存储器控制器（400a）的总线; 存储关于所述多个主设备（100）的QoS信息的QoS信息寄存器（610）。 基于关于存储器控制器（400a）的缓冲器（401）的可用空间信息，控制用于控制被许可的权限数量的单元（602），其计算可以授予的访问权限的最大数量。 权利授权选择控制单元，其基于QoS信息寄存器（610）中的QoS信息，并且可以基于可以允许的访问权限的最大数量来选择被授予访问权限的主（100） 从单位（602）获得，用于控制被授予的权利数量; 以及请求发放控制单元（201a），其防止由权利授权选择控制单元（603a）未被授予访问权限的任何主人（100）发出的请求的通过。
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公开(公告)号：WO2017046841A1
公开(公告)日：2017-03-23
申请号：PCT/JP2015/075999
申请日：2015-09-14
Applicant: ルネサスエレクトロニクス株式会社
Abstract: スイッチング用のパワートランジスタを有する第１半導体装置がパワー用配線基板ＰＢ１上に搭載され、第１半導体装置を駆動する駆動回路を有する半導体装置ＰＫＧ６と、半導体装置ＰＫＧ６を制御する制御回路を有する半導体装置ＰＫＧ５とが、制御用配線基板ＰＢ２の第１主面上に搭載され、レギュレータ回路を有する半導体装置ＰＫＧ４が、制御用配線基板ＰＢ２の第２主面上に搭載されている。半導体装置ＰＫＧ５および半導体装置ＰＫＧ６は、制御用配線基板ＰＢ２の第１主面において、複数の孔ＨＣ３が配列する第１領域を介して互いに隣り合う第２領域および第３領域のうち、第２領域に搭載されている。半導体装置ＰＫＧ４は、制御用配線基板ＰＢ２の第２主面において、第２領域の反対側に位置する第４領域と第３領域の反対側に位置する第５領域のうち、第５領域に搭載されている。
Abstract translation: 公开了一种电子设备，其中：具有开关功率晶体管的第一半导体器件安装在电源布线板PB1上; 具有驱动第一半导体器件的驱动电路的半导体器件PKG6和具有控制半导体器件PKG6的控制电路的半导体器件PKG5安装在控制线路板PB2的第一主表面上; 并且具有调节器电路的半导体器件PKG4安装在控制线路板PB2的第二主表面上。 半导体器件PKG5和半导体器件PKG6安装在第二区域和第三区域中，控制布线板PB2，所述第二区域和第三区域的第一主表面的第二区域彼此相邻，第二区域彼此相邻， 在其间具有设置有多个孔HC3的第一区域。 半导体器件PKG4安装在位于第二区域的相反侧的第四区域中，以及位于第三区域的相反侧的第五区域，控制布线板的第二主表面上的第五区域 PB2。
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公开(公告)号：WO2017006391A1
公开(公告)日：2017-01-12
申请号：PCT/JP2015/069294
申请日：2015-07-03
Applicant: ルネサスエレクトロニクス株式会社
CPC classification number: H01L23/49838 , H01L21/4853 , H01L21/4857 , H01L21/561 , H01L21/565 , H01L21/78 , H01L23/12 , H01L23/3114 , H01L23/36 , H01L23/367 , H01L23/49816 , H01L23/49822 , H01L24/32 , H01L24/48 , H01L24/73 , H01L24/97 , H01L2224/32225 , H01L2224/48091 , H01L2224/48227 , H01L2224/48465 , H01L2224/49171 , H01L2224/73265 , H01L2224/97 , H01L2924/15311 , H01L2924/181 , H01L2924/00012 , H01L2924/00014 , H01L2924/00
Abstract: 配線基板２と、配線基板２上に固定された半導体チップ１と、半導体チップ１を封止する封止体４と、配線基板２の下面側に設けられた複数の半田ボール５と、を有するＢＧＡ９である。ＢＧＡ９の配線基板２の第１配線層２ｉの上面２ｉａの平坦度は、下面２ｉｂの平坦度よりも低く、第２配線層２ｊに設けられた第１パターン２ｊｃは、第１配線層２ｉに設けられた第１パターン２ｉｃと重なる位置に設けられている。また、平面視において、第１配線層２ｉに設けられた第１パターン２ｉｃの面積は、第２配線層２ｊに設けられた複数（例えば、２つ）の第２パターン２ｊｄの面積よりも大きく、第２配線層２ｊに設けられた第１パターン２ｊｃには、第２絶縁層２ｈの一部を露出する第１開口部２ｊｍが形成されている。
Abstract translation: 具有布线基板2的BGA9，固定在布线基板2上的半导体芯片1，用于密封半导体芯片1的密封体4和设置在布线基板2的底面侧的多个战士球5 BGA9的布线基板2的第一布线层2i的顶面2ia的平坦度比底面2ib的平坦度小，设置在第二布线层2j上的第一图案2jc 设置在与设置在第一布线层2i上的第一图案2ic重叠的位置。 此外，设置在第一布线层2i上的第一图案2ic的平面图中的表面积大于设置在第二布线层2j上的多个（例如，两个）第二图案2jd的表面积， 在设置在第二布线层2j上的第一图案2jc中形成露出第二绝缘层2h的一部分的开口2jm。
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Patent Agency Ranking
公开(公告)号：WO2016203648A1
公开(公告)日：2016-12-22
申请号：PCT/JP2015/067766
申请日：2015-06-19
Applicant: ルネサスエレクトロニクス株式会社
IPC: H01L21/822 , H01L27/04
CPC classification number: H01L27/0296 , H01L21/822 , H01L23/50 , H01L23/5286 , H01L27/0266 , H01L27/0288 , H01L27/04
Abstract: 半導体装置は、第１のパッドに接続される第１の入出力回路と、第１の入出力回路に対しチップ端部が構成する１つの辺に沿う方向に配置され、第２のパッドに接続される第２の入出力回路と、第１および第２の入出力回路の外側のチップ端部の近傍に配置されるＥＳＤ保護回路と、を備える。ＥＳＤ保護回路は、抵抗と、容量と、インバータと、Ｎチャネル型トランジスタと、を備える。
Abstract translation: 一种半导体器件，具有：连接到第一焊盘的第一输入/输出电路; 沿与所述第一输入/输出电路相关的芯片边缘所构成的一侧的方向上设置的第二输入/输出电路，所述第二输入/输出电路连接到第二焊盘; 以及设置在第一和第二输入/输出电路的外侧芯片边缘附近的ESD保护电路。 ESD保护电路设置有电阻器，电容器，反相器和N沟道型晶体管。
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公开(公告)号：WO2016166780A1
公开(公告)日：2016-10-20
申请号：PCT/JP2015/002100
申请日：2015-04-16
Applicant: ルネサスエレクトロニクス株式会社
IPC: G01R31/28
CPC classification number: G01R31/31921 , G01R31/28 , G01R31/318508 , G01R31/318516 , G01R31/318594 , G01R31/3193 , G06F11/267
Abstract: 本発明に係る半導体装置（９）は、ＦＩＦＯ（９１）と、第１のクロック信号（９１０）に同期して、複数のテストデータをＦＩＦＯ（９１）に順次書き込むテストデータ書込回路（９２）と、テストデータ書込回路（９２）による複数のテストデータのＦＩＦＯ（９１）への書き込みと並行して、第１のクロック信号（９１０）とは同期していない第２のクロック信号（９２０）に同期して、ＦＩＦＯ（９１）に格納された複数のテストデータを順次読み出しての被テスト回路（９４）のスキャンテストを実施するテスト制御回路（９３）と、を備える。
Abstract translation: 根据本发明的半导体器件（9）设置有FIFO（91），测试数据写入电路（92），用于与第一时钟信号同步地顺序地将多个测试数据项写入FIFO（91） （910）和测试控制电路（93），用于与由测试数据写入电路（92）将多个测试数据项写入FIFO（91）并与第二时钟信号（ （910），与第一时钟信号（910）不同步，顺序读取存储在FIFO（91）中的多个测试数据项并执行要测试的电路（94）的扫描测试。
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公开(公告)号：WO2016038709A1
公开(公告)日：2016-03-17
申请号：PCT/JP2014/074015
申请日：2014-09-11
Applicant: ルネサスエレクトロニクス株式会社
Inventor： 渡辺 直剛
IPC: G01R31/28
CPC classification number: H01L23/5256 , G01R31/28 , G01R31/2856 , G01R31/2896 , G01R31/318513 , H01L21/70 , H01L21/82 , H01L23/5383 , H01L27/11 , H01L29/72 , H01L2924/0002
Abstract: 半導体集積回路装置１０００は、第１回路を有する第１半導体チップＣＨＰ１と、第２回路を有し、第１半導体チップとは異なる第２半導体チップＣＨＰ２とを具備する。半導体集積回路装置１０００は、バーイン試験のとき、制御信号に従って、第１回路および第２回路の動作を制御する制御回路ＢＴＣＮＴを具備し、バーイン試験のとき、第１回路が動作することにより第１半導体チップＣＨＰ１に作用するストレス量と、第２回路が動作することにより第２半導体チップＣＨＰ２に作用するストレス量とが異なるように、制御回路ＢＴＣＮＴは第１回路および第２回路を制御する。
Abstract translation: 半导体集成电路器件1000具有：具有第一电路的第一半导体芯片CHP1; 以及具有第二电路并且与第一半导体芯片不同的第二半导体芯片CHP2。 半导体集成电路器件1000还具有用于在老化测试期间根据控制信号控制第一和第二电路的操作的控制电路BTCNT，其中所述控制电路BTCNT控制第一和第二电路，使得 在老化试验期间，通过第一电路的动作作用在第一半导体芯片CHP1上的应力的量和通过第二电路的动作作用在第二半导体芯片CHP2上的应力的数量彼此不同。
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公开(公告)号：WO2016006052A1
公开(公告)日：2016-01-14
申请号：PCT/JP2014/068288
申请日：2014-07-09
Applicant: ルネサスエレクトロニクス株式会社
Inventor： 荒木 康弘
IPC: H04N5/374 , H01L27/146
CPC classification number: H01L27/14643 , H01L27/14605 , H01L27/14612 , H01L27/14623 , H01L27/14636 , H01L27/14641 , H01L27/14689 , H04N5/374 , H04N5/37457
Abstract: 活性領域内に２つの光電変換素子を有する半導体装置において、光電変換素子と第１のトランジスタとを接続する配線の長さを短くし、配線容量の値を小さくすることを目的とする。半導体基板（ＳＵＢ）に複数の画素領域が行列状に並び、複数の画素領域のそれぞれは、活性領域（ＡＲ）と、２つの光電変換素子（ＰＤ）と、２つの浮遊容量領域（ＦＤ）と、第１のトランジスタ（ＡＭＩ）とを備える。複数の画素領域のそれぞれには、２つの光電変換素子（ＰＤ）のそれぞれと２つの浮遊容量領域（ＦＤ）のそれぞれとを有する転送トランジスタ（ＴＸ）が２つ含まれる。第１のトランジスタ（ＡＭＩ）は、画素領域内において、２つの浮遊容量領域（ＦＤ）のうち一方の浮遊容量領域（ＦＤ）と他方の浮遊容量領域（ＦＤ）との並ぶ方向に関して一方の浮遊容量領域（ＦＤ）と他方の浮遊容量領域（ＦＤ）との間に配置される。
Abstract translation: 本发明的目的是缩短连接光电转换元件和第一晶体管的布线的长度，并且在有源区域内减少包括两个光电转换元件的半导体器件中的布线容量的值。 该半导体器件包括在半导体衬底（SUB）上以矩阵布置的多个像素区域，并且多个像素区域中的每一个具有有源区域（AR），两个光电转换元件（PD），两个 杂散电容区（FD）和第一晶体管（AMI）。 多个像素区域中的每一个包括两个传输晶体管（TX），其包括两个光电转换元件（PD）和两个杂散电容区域（FD）中的每一个。 第一晶体管（AMI）被布置在杂散电容区域（FD）中的一个和杂散电容区域（FD）中的另一个之间的像素区域中，在一个杂散电容区域（FD）和另一个杂散区 电容面积（FD）。
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公开(公告)号：WO2015151197A1
公开(公告)日：2015-10-08
申请号：PCT/JP2014/059546
申请日：2014-03-31
Applicant: ルネサスエレクトロニクス株式会社
Inventor： 谷 国雄
CPC classification number: G11C16/14 , G11C16/0416 , G11C16/0425 , G11C16/0475 , G11C16/10 , G11C16/105 , G11C16/107 , G11C16/22 , G11C16/28 , G11C16/344 , G11C16/3445 , G11C16/3477
Abstract: 制御回路（１０５）は、第１の消去コマンドを受けたときに、第１記憶素子（１０２）の閾値電圧と第２記憶素子（１０３）の閾値電圧とをともに増加させる第１プレライト処理の実行を制御し、その後、第１記憶素子（１０２）の閾値電圧と第２記憶素子（１０３）の閾値電圧が所定の消去ベリファイレベルより小さくなるまで、第１記憶素子（１０２）の閾値電圧と第２記憶素子（１０３）の閾値電圧をともに減少させる消去処理の実行を制御する。制御回路（１０５）は、第２の消去コマンドを受けたときに、第１記憶素子（１０２）と第２記憶素子（１０３）のうちの一方の閾値電圧を増加させる第２プレライト処理の実行を制御し、その後、消去処理の実行を制御する。
Abstract translation: 当接收到第一擦除命令时，控制电路（105）控制用于增加第一存储元件（102）的阈值电压和第二存储元件（103）的阈值电压的第一预写处理的执行， 然后，直到第一存储元件（102）的阈值电压和第二存储元件（103）的阈值电压低于规定的擦除验证电平为止，控制执行擦除处理以减小阈值电压 的第一存储元件（102）和第二存储元件（103）的阈值电压。 当接收到第二擦除命令时，控制电路（105）控制第二预写处理的执行，以增加第一存储元件（102）或第二存储元件（103）中的阈值电压，然后控制 执行擦除过程。
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