公开(公告)号：WO2019042250A1

公开(公告)日：2019-03-07

申请号：PCT/CN2018/102504

申请日：2018-08-27

Applicant: 长江存储科技有限责任公司

Inventor： 董金文 ,  陈俊 ,  夏志良 ,  华子群 ,  朱继锋 ,  陈赫

IPC: H01L21/768 ,  H01L21/76 ,  H01L23/48 ,  H01L27/115

CPC classification number: H01L21/76 ,  H01L21/768 ,  H01L23/48 ,  H01L27/115

Abstract: 本发明涉及一种存储器结构及其形成方法，存储器结构包括：第一基底，包括：衬底层和存储层，衬底层具有相对的第一表面和第二表面，存储层位于衬底层的第一表面上，衬底层内具有掺杂阱，衬底层的第一表面至少部分区域上设置有连接部区域；连接部区域中形成有绝缘层，绝缘层具有相对设置的顶面和底面，其中顶面为朝向衬底层的第一表面的一侧，底面为朝向衬底层的第二表面的一侧；存储层包括连接部，连接部的一端与绝缘层接触；隔离结构，贯穿衬底层，且位于掺杂阱边缘，包围掺杂阱设置，用于隔离掺杂阱与隔离结构外围的衬底层。所述存储器结构能够避免掺杂阱与衬底层之间的漏电，提高性能。

公开(公告)号：WO2019042248A1

公开(公告)日：2019-03-07

申请号：PCT/CN2018/102496

申请日：2018-08-27

Applicant: 长江存储科技有限责任公司

Inventor： 陈赫 ,  董金文 ,  朱继锋 ,  华子群 ,  肖亮 ,  王永庆

IPC: H01L21/768 ,  H01L23/48

CPC classification number: H01L21/768 ,  H01L23/48

Abstract: 一种存储器结构及其形成方法，存储器结构包括：第一基底（100），包括：衬底层（101）和存储层（102），存储层位于衬底层的第一表面上（11），第一基底包括焊垫区域，衬底层的第一表面至少部分区域上设置有连接部区域；连接部区域中形成有绝缘层，绝缘层具有相对设置的顶面和底面，其中顶面为朝向衬底层的第一表面的一侧，底面为朝向衬底层的第二表面（12）的一侧，存储层包括连接部，连接部的一端与绝缘层接触；介质层（103），位于衬底层的第二表面上；焊垫（701），位于焊垫区域上方的介质层表面；隔离结构（401），贯穿衬底层，用于隔离焊垫区域内的衬底层与隔离结构外围的衬底层。该存储器结构中焊垫与衬底层之间的寄生电容被减小，有利于提高存储器性能。

公开(公告)号：WO2018160755A1

公开(公告)日：2018-09-07

申请号：PCT/US2018/020309

申请日：2018-02-28

Applicant: THIN FILM ELECTRONICS ASA ,  ULAND, David ,  BRITTON, Patricia ,  FISHER, Peter ,  CHANDRA, Aditi

Inventor： ULAND, David ,  BRITTON, Patricia ,  FISHER, Peter ,  CHANDRA, Aditi

IPC: G08B13/06 ,  G08B13/12

CPC classification number: G06K19/0723 ,  H01L23/48 ,  H01L23/4985 ,  H01L23/544 ,  H01L24/06 ,  H01L24/29 ,  H01L2223/54446 ,  H01L2224/13101 ,  H01L2224/81801 ,  H01L2224/8185 ,  H01L2924/07811 ,  H01L2924/14 ,  H01L2924/014 ,  H01L2924/00014

Abstract: A security and/or identification device including an integrated circuit and an antenna or a battery, and methods of manufacturing and using the same, are disclosed. The integrated circuit is on a substrate to be applied, affixed or attached to a package or container, and includes a set of connection pads electrically connectable to an external component, and a memory storing a unique identification number. The antenna or battery may be on the same or a different substrate. The antenna receives a first wireless signal, transmits a second wireless signal, and enables the integrated circuit to extract power from the first wireless signal. The battery provides power to the integrated circuit. The connection pads may be electrically connectable to one or more sensing lines, and the integrated circuit may further include a continuity sensor configured to determine a continuity state of the package / container.

公开(公告)号：WO2018133057A1

公开(公告)日：2018-07-26

申请号：PCT/CN2017/072039

申请日：2017-01-22

Applicant: 深圳市汇顶科技股份有限公司

Inventor： 吴宝全 ,  龙卫 ,  柳玉平

IPC: H01L21/56 ,  H01L23/28 ,  H01L23/48

CPC classification number: H01L21/563 ,  H01L21/78 ,  H01L23/28 ,  H01L23/48

Abstract: 一种晶圆级芯片的封装方法及封装体，涉及半导体技术领域。所述方法包括：将晶圆片与支撑载体（202）贴合；减小所述晶圆片的厚度；在所述晶圆片的背面蚀刻划片槽（3）；在所述晶圆片的背面以及所述划片槽（2）内粘附绝缘层（203）；在所述绝缘层（203）以及所述划片槽（2）的底部添加金属层（204）；去除所述划片槽（3）的底部的所述金属层（204）；在剩余的所述金属层（204）上以及所述划片槽（3）的底部粘附保护层（205）；对所述保护层（205）进行加工得到粘附孔（4），所述粘附孔（4）的底部为外露的所述金属层（204）；在所述粘附孔（4）的底部的所述金属层（204）上粘附锡球（206）。能够获得相对较薄的晶圆级芯片的封装体，增加了其机械结构强度，平衡了封装体积和封装强度的要求。

公开(公告)号：WO2017222233A1

公开(公告)日：2017-12-28

申请号：PCT/KR2017/006177

申请日：2017-06-14

Applicant: (주)웨이비스

Inventor： 임영광 ,  김종우 ,  구황섭 ,  김현제 ,  정희석

IPC: H01L23/66 ,  H01L23/498 ,  H01L23/373 ,  H01L23/48

CPC classification number: H01L23/373 ,  H01L23/48 ,  H01L23/498 ,  H01L23/66 ,  H01L2224/19 ,  H01L2224/24227 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/49175 ,  H01L2224/73267 ,  H01L2224/92244 ,  H01L2924/15153 ,  H01L2924/19107 ,  H01L2924/00014

Abstract: 고주파 전력 트랜지스터 패키지가 소개된다. 본 발명의 고주파 전력 트랜지스터 패키지는, 복수 개의 제1비아홀이 형성된 기판; 상기 기판의 일면 및 타면에 각각 형성되어 상기 제1비아홀에 충진된 전도체에 의해 도통되는 제1게이트 전극 및 제2게이트 전극; 상기 기판의 일면 및 타면에 각각 형성되어 상기 제1비아홀에 충진된 전도체에 의해 도통되는 제1드레인 전극 및 제2드레인 전극; 상기 기판의 일면 및 타면에 각각 형성되어 상기 제1비아홀에 충진된 전도체에 의해 도통되는 제1소스 전극 및 제2소스 전극; 및 상기 제1소스 전극에 결합된 고주파 전력 트랜지스터를 포함한다.

Abstract translation: 引入了高频功率晶体管封装。 本发明的高频功率晶体管封装包括：衬底，其上形成有多个第一通孔; 形成在一个面和所述基板的另一表面的第一栅电极和第二栅电极由通孔填充在第一导体进行; 第一漏电极和第二漏电极，形成在所述基板的一个表面和另一个表面上，并且由填充在所述第一通孔中的导体导电; 分别形成在一个面和所述基板的另一表面的第一源电极和第二源电极通过通孔填充到第一导体进行; 以及耦合到第一源电极的高频功率晶体管。

公开(公告)号：WO2017195625A1

公开(公告)日：2017-11-16

申请号：PCT/JP2017/016752

申请日：2017-04-27

Applicant: 三菱電機株式会社

Inventor： 米田　裕 ,  菊池　正雄

IPC: H01L23/48 ,  B23K1/00

CPC classification number: B23K1/0016 ,  B23K1/00 ,  B23K1/0056 ,  B23K1/19 ,  H01L23/48 ,  H01L23/49 ,  H01L23/53214 ,  H01L23/53228 ,  H01L24/27 ,  H01L2224/0603 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2224/49111 ,  H01L2224/49175 ,  H01L2224/73265 ,  H01L2224/92247 ,  H01L2924/00014

Abstract: 半導体装置（１００）は、半導体素子（１）と、絶縁基板（２）に設けられ、半導体素子（１）が主面に接合された導体パターン（２ｂ）と、導体パターン（２ｂ）の主面に硬ろう材（１４）で接合され、半導体素子（１）と電気的に接続された端子電極（３）と、を備え、導体パターン（２ｂ）における硬ろう材（１４）と接合された接合領域には、平面視で端子電極（３）が存在する第１の領域と、第１の領域の外側に位置し端子電極（３）と重ならない第２の領域とが含まれる。絶縁基板（２）上の導体パターン（２ｂ）と端子電極（３）とを硬ろう材（１４）で強固に接合することができる。

Abstract translation: 半导体器件（100）包括半导体元件（1），设置在绝缘基板（2）上并具有接合到主表面的半导体元件（1）的导体图案（2b） 以及用硬焊料材料（14）接合到导体图案（2b）的主表面并且与半导体元件（1）电连接的端子电极（3），其中硬焊料材料 （3）俯视时，在与所述第二区域（14）接合的接合区域形成位于所述第一区域的外侧且与所述端子电极（3）不重叠的第二区域， 门都包括在内。 可以用硬焊料材料（14）将绝缘基板（2）上的导体图案（2b）和端子电极（3）牢固地结合。

公开(公告)号：WO2017135624A1

公开(公告)日：2017-08-10

申请号：PCT/KR2017/000802

申请日：2017-01-24

Applicant: 주식회사 네패스

Inventor： 이응주 ,  임시우 ,  오동훈

IPC: H01L25/07 ,  H01L23/31 ,  H01L23/48 ,  H01L23/495 ,  H01L23/522 ,  H01L23/538 ,  H01L25/11

CPC classification number: H01L23/31 ,  H01L21/568 ,  H01L23/48 ,  H01L23/495 ,  H01L23/522 ,  H01L23/538 ,  H01L24/19 ,  H01L25/07 ,  H01L25/11 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/82005 ,  H01L2225/1035 ,  H01L2225/1058

Abstract: 센서 패키지 및 이의 제조 방법이 개시된다. 본 발명의 일 실시예에 따른 센서 패키지는, 외부로 노출되는 센서 패턴을 포함하는 반도체 칩, 상기 반도체 칩이 수용되는 수용부를 포함하는 기판, 상기 반도체 칩 및 상기 기판을 일체화하도록 몰딩하는 봉지재, 상기 기판을 상하 방향으로 관통하는 관통 배선, 상기 반도체 칩 및 상기 관통 배선을 전기적으로 서로 연결하며, 상기 반도체 칩의 상기 센서 패턴을 노출하는 배선부 및 상기 관통 배선의 타 측과 전기적으로 연결되고 외부에 전기적으로 접속 가능한 외부 접속부를 포함한다.

Abstract translation: 公开了一种传感器封装及其制造方法。 根据本发明的一个实施例中传感器封装件，用于模制到所述基板和所述半导体芯片和包括其的半导体芯片，半导体芯片接收包括被包封外部露出的传感器图案的接收部分的衬底集成， 电互连通孔与所述半导体芯片的通孔穿透在垂直方向上所述衬底的接触，并且，和电连接到暴露外半导体芯片的传感器件图案的线部与贯通孔的另一侧 并且可以与外部连接部分电连接的外部连接部分。

公开(公告)号：WO2017122471A1

公开(公告)日：2017-07-20

申请号：PCT/JP2016/086610

申请日：2016-12-08

Applicant: 富士電機株式会社

Inventor： 小平　悦宏

IPC: H01L23/48 ,  H01L25/07 ,  H01L25/18

CPC classification number: H01L23/4922 ,  H01L21/4803 ,  H01L21/4875 ,  H01L23/142 ,  H01L23/32 ,  H01L23/48 ,  H01L25/07 ,  H01L25/072 ,  H01L25/18 ,  H01L29/7393 ,  H03K17/567

Abstract: 導電材料で形成されたパッドを有する底部と、底部の少なくとも一部を覆う蓋部と、蓋部に固定され、それぞれ対応するパッドと接触する、並行して設けられた第１端子部及び第２端子部とを備え、第１端子部には第１板状部が設けられており、第２端子部には第２板状部が設けられており、第１板状部及び第２板状部はそれぞれ、パッドと対向する方向に主面を有し、且つ、パッドに向かう方向に弾性を有する半導体装置を提供する。

Abstract translation: 具有由

导电材料和覆盖至少底部的一部分的盖部形成有底部的垫被固定到盖，与平行设置的相应焊盘接触 第一和端子部分和第二端子部，所述第一端子部上设置有第一板形部分，所述第二端子部设置有第二板状部分，所述第一 板状部分和第二板状部分中的每一个都具有在与衬垫相对的方向上的主表面，并且在朝向衬垫的方向上具有弹性。

公开(公告)号：WO2017111903A1

公开(公告)日：2017-06-29

申请号：PCT/US2015/067085

申请日：2015-12-21

Applicant: INTEL CORPORATION

Inventor： GOH, Eng Huat ,  HOE, Wee ,  YONG, Khang Choong ,  OOI, Ping Ping

IPC: H01L25/18 ,  H01L25/065 ,  H01L23/48

CPC classification number: H01L23/48 ,  H01L25/065 ,  H01L25/18 ,  H01L2924/1432 ,  H01L2924/15311 ,  H01L2924/15313 ,  H01L2924/19042 ,  H01L2924/19106

Abstract: Methods and apparatus relating to integrating System in Package (SiP) with Input/Output (IO) board for platform miniaturization are described. In an embodiment, a SiP board includes a plurality of logic components. An IO board is coupled to the SiP board via a grid array. The plurality of logic components is provided on both sides of the SiP board and one or more of the plurality of logic components are to positioned in an opening in the IO board. Other embodiments are also disclosed and claimed.

Abstract translation: 描述了与用于平台小型化的系统级封装（SiP）与输入/输出（IO）板集成有关的方法和设备。 在一个实施例中，SiP板包括多个逻辑组件。 IO板通过网格阵列耦合到SiP板。 多个逻辑部件设置在SiP板的两侧，并且多个逻辑部件中的一个或多个逻辑部件设置在IO板的开口中。 其他实施例也被公开和要求保护。

公开(公告)号：WO2017111836A1

公开(公告)日：2017-06-29

申请号：PCT/US2015/000394

申请日：2015-12-26

Applicant: INTEL IP CORPORATION

Inventor： SEIDEMANN, Georg ,  REINGRUBER, Klaus ,  GEISSLER, Christian ,  ALBERS, Sven ,  WOLTER, Andreas ,  DITTES, Marc ,  PATTEN, Richard

IPC: H01L25/065 ,  H01L23/48

CPC classification number: H01L23/48 ,  H01L21/561 ,  H01L21/568 ,  H01L23/3135 ,  H01L23/49816 ,  H01L24/19 ,  H01L24/20 ,  H01L24/25 ,  H01L24/96 ,  H01L24/97 ,  H01L25/0652 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/16235 ,  H01L2224/16238 ,  H01L2224/2518 ,  H01L2224/73259 ,  H01L2224/81005 ,  H01L2224/92224 ,  H01L2224/97 ,  H01L2225/06524 ,  H01L2225/06541 ,  H01L2225/06548 ,  H01L2924/15311 ,  H01L2924/18161 ,  H01L2924/3511 ,  H01L2224/81

Abstract: Embodiments are generally directed to package stacking using chip to wafer bonding. An embodiment of a device includes a first stacked layer including one or more semiconductor dies, components or both, the first stacked layer further including a first dielectric layer, the first stacked layer being thinned to a first thickness; and a second stacked layer of one or more semiconductor dies, components, or both, the second stacked layer further including a second dielectric layer, the second stacked layer being fabricated on the first stacked layer.

Abstract translation: 实施例通常涉及使用芯片到晶片键合的封装堆叠。 器件的一个实施例包括包含一个或多个半导体管芯，组件或两者的第一堆叠层，第一堆叠层进一步包括第一介电层，第一堆叠层被减薄到第一厚度; 以及一个或多个半导体管芯，部件或两者的第二堆叠层，第二堆叠层进一步包括第二介电层，第二堆叠层被制造在第一堆叠层上。