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    RRAM DEVICES WITH TWO-SIDED INTRINSIC BALLAST
    1.
    发明申请
    RRAM DEVICES WITH TWO-SIDED INTRINSIC BALLAST 审中-公开
    具有双面内部镇流器的RRAM器件

    公开(公告)号：WO2017222525A1

    公开(公告)日：2017-12-28

    申请号：PCT/US2016/038945

    申请日：2016-06-23

    Applicant: INTEL CORPORATION

    Inventor： MAJHI, Prashant ,  PILLARISETTY, Ravi ,  KARPOV, Elijah V. ,  SHAH, Uday ,  MUKHERJEE, Niloy ,  INDUKURI, Tejaswi K. ,  CLARKE, James S.

    IPC: H01L45/00

    CPC classification number: H01L27/2463 ,  H01L27/2436 ,  H01L45/08 ,  H01L45/12 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/16

    Abstract: Approaches for fabricating RRAM stacks with two intrinsic ballast layers, and the resulting structures and devices, are described. In an example, a resistive random access memory (RRAM) device includes a conductive interconnect disposed in an inter-layer dielectric (ILD) layer disposed above a substrate. An RRAM element is disposed on the conductive interconnect. The RRAM element includes a first electrode layer disposed on the uppermost surface of the conductive interconnect, a resistance switching layer disposed above the first electrode layer, and a second electrode layer disposed above the resistance switching layer. A first intrinsic ballast layer is disposed directly between and in contact with the first electrode layer and the resistance switching layer. A second intrinsic ballast layer is disposed directly between and in contact with the second electrode layer and the resistance switching layer.

    Abstract translation: 描述了用于制造具有两个固有压载层的RRAM堆栈的方法以及所得到的结构和器件。 在一个示例中，电阻随机存取存储器（RRAM）器件包括布置在设置在衬底上方的层间电介质（ILD）层中的导电互连。 RRAM元件设置在导电互连上。 RRAM元件包括布置在导电互连的最上表面上的第一电极层，布置在第一电极层上方的电阻切换层以及布置在电阻切换层上方的第二电极层。 第一固有压载层直接设置在第一电极层和电阻切换层之间并与其接触。 第二固有压载层直接设置在第二电极层和电阻切换层之间并与其接触。

    MEMORY ELEMENTS HAVING CONDUCTIVE CAP LAYERS AND METHODS THEREFOR
    3.
    发明申请
    MEMORY ELEMENTS HAVING CONDUCTIVE CAP LAYERS AND METHODS THEREFOR 审中-公开
    具有导电盖层的记忆元素及其方法

    公开(公告)号：WO2016057508A1

    公开(公告)日：2016-04-14

    申请号：PCT/US2015/054234

    申请日：2015-10-06

    Applicant: ADESTO TECHNOLOGIES CORPORATION

    Inventor： JAMESON, III, John ,  SHIELDS, Jeffrey ,  TSAI, Kuei-Chang

    IPC: G11C13/00 ,  H01L45/00

    CPC classification number: H01L45/1253 ,  G11C13/0011 ,  G11C2213/50 ,  H01L45/04 ,  H01L45/085 ,  H01L45/12 ,  H01L45/1266 ,  H01L45/16 ,  H01L45/1608

    Abstract: A memory element can include a first electrode; at least one switching layer formed over the first electrode; a second electrode layer; and at least one conductive cap layer formed over the second electrode layer having substantially no grain boundaries extending through to the second electrode layer; wherein the at least one switching layer is programmable between different impedance states by application of electric fields via that first and second electrode. Methods of forming such memory elements are also disclosed.

    Abstract translation: 存储元件可以包括第一电极; 形成在所述第一电极上的至少一个开关层; 第二电极层; 以及形成在所述第二电极层上的至少一个导电盖层，其基本上没有晶界延伸穿过所述第二电极层; 其中所述至少一个开关层通过经由所述第一和第二电极施加电场而在不同阻抗状态之间可编程。 还公开了形成这种存储元件的方法。

    記憶装置及びその製造方法
    4.
    发明申请
    記憶装置及びその製造方法 审中-公开
    存储器件及其制造方法

    公开(公告)号：WO2016038991A1

    公开(公告)日：2016-03-17

    申请号：PCT/JP2015/069052

    申请日：2015-07-01

    Applicant: 株式会社 東芝

    Inventor： 藤井　章輔 ,  石川　貴之

    IPC: H01L27/105 ,  H01L21/8246 ,  H01L45/00 ,  H01L49/00

    CPC classification number: H01L45/14 ,  G11C13/0007 ,  H01L27/105 ,  H01L27/2436 ,  H01L45/00 ,  H01L45/04 ,  H01L45/12 ,  H01L45/1253 ,  H01L45/146 ,  H01L49/00

    Abstract: 　実施形態によれば、記憶装置は、第１～第３層を含む。第１層は、複数の第１配線と、第１絶縁部と、を含む。第１配線は、第１方向に延在する。第１絶縁部は、第１配線どうしの間に設けられる、第２層は、第１層と離間する。第２層は、複数の第２配線と、第２絶縁部と、を含む。第２配線は、第１方向と交差する第２方向に延在する。第２絶縁部は、第２配線どうしの間に設けられる。第３層は、第１、第２層の間に設けられる。第３層は、強誘電体部と、常誘電体部と、を含む。強誘電体部は、第１、第２配線との間に設けられ抵抗が変化可能である。常誘電体部は、第１絶縁部と第２配線との間、第２絶縁部と第１配線との間、第１、第２絶縁部の間に設けられる。

    Abstract translation: 根据本发明的实施例，存储器件包括第一至第三层。 第一层包括多个第一布线和第一绝缘部。 第一布线沿第一方向延伸。 第一绝缘部分设置在第一布线之间。 第二层距离第一层一定距离。 第二层包括多个第二布线和第二绝缘部。 第二布线沿与第一方向相交的第二方向延伸。 第二绝缘部设置在第二布线之间。 第三层设置在第一和第二层之间。 第三层包括铁电部分和顺电部分。 铁电部分设置在第一和第二布线之间并具有可变电阻。 顺电部分设置在第一绝缘部分和第二布线之间，第二绝缘部分和第一布线之间以及第一和第二绝缘部分之间。

    CROSS-POINT MEMORY AND METHODS FOR FABRICATION OF SAME
    5.
    发明申请
    CROSS-POINT MEMORY AND METHODS FOR FABRICATION OF SAME 审中-公开
    跨点存储器及其制造方法

    公开(公告)号：WO2015130455A1

    公开(公告)日：2015-09-03

    申请号：PCT/US2015/015023

    申请日：2015-02-09

    Applicant: MICRON TECHNOLOGY, INC.

    Inventor： RAVASIO, Marcello ,  SCIARRILLO, Samuele ,  PELLIZZER, Fabio ,  TORTORELLI, Innocenzo ,  SOMASCHINI, Roberto ,  CASELLATO, Cristina ,  MOTTADELLI, Riccardo

    IPC: H01L45/00 ,  H01L43/02 ,  H01L49/00 ,  H01L27/115

    CPC classification number: H01L27/2463 ,  H01L27/2427 ,  H01L45/06 ,  H01L45/12 ,  H01L45/1233 ,  H01L45/144 ,  H01L45/1675

    Abstract: The disclosed technology relates generally to integrated circuit devices, and in particular to cross-point memory arrays and methods for fabricating the same, in one aspect, a method of fabricating cross-point memory arrays comprises forming a memory cell material stack which includes a first active material and a second active material over the first active material, wherein one of the first and second active materials comprises a storage material and the other of the first and second active materials comprises a selector material. The method of fabricating cross-point arrays further comprises patterning the memory cell material stack, which includes etching through at least one of the first and second active materials of the memory cell material stack, forming protective liners on sidewalls of the at least one of the first and second active materials after etching through the one of the first and second active materials, and further etching the memory cell material stack after forming the protective liners on the sidewalls of the one of the first and second active materials.

    Abstract translation: 所公开的技术通常涉及集成电路器件，特别是涉及交叉点存储器阵列及其制造方法，一方面，制造交叉点存储器阵列的方法包括形成存储单元材料堆叠，其包括第一 活性材料和第一活性材料上的第二活性材料，其中所述第一和第二活性材料中的一种包含储存材料，所述第一和第二活性材料中的另一种包括选择材料。 制造交叉点阵列的方法还包括对存储单元材料堆叠进行图案化，其包括通过存储单元材料堆叠的第一和第二活性材料中的至少一个的蚀刻，在至少一个的至少一个的侧壁上形成保护衬垫 在蚀刻通过第一和第二活性材料之一之后蚀刻第一和第二活性材料，并且在第一和第二活性材料之一的侧壁上形成保护衬垫之后进一步蚀刻存储单元材料堆叠。

    METHODS OF FORMING SEMICONDUCTOR DEVICES AND STRUCTURES WITH IMPROVED PLANARIZATION UNIFORMITY, AND RESULTING STRUCTURES AND SEMICONDUCTOR DEVICES
    6.
    发明申请
    METHODS OF FORMING SEMICONDUCTOR DEVICES AND STRUCTURES WITH IMPROVED PLANARIZATION UNIFORMITY, AND RESULTING STRUCTURES AND SEMICONDUCTOR DEVICES 审中-公开
    形成具有改进的平面化均匀性的半导体器件和结构的方法，以及结构和半导体器件

    公开(公告)号：WO2015047692A1

    公开(公告)日：2015-04-02

    申请号：PCT/US2014/054273

    申请日：2014-09-05

    Applicant: MICRON TECHNOLOGY, INC.

    Inventor： ALBINI, Giulio

    IPC: H01L21/304

    CPC classification number: H01L21/7684 ,  H01L21/76816 ,  H01L21/76879 ,  H01L23/5226 ,  H01L23/528 ,  H01L27/2409 ,  H01L27/2436 ,  H01L27/2463 ,  H01L27/2481 ,  H01L45/06 ,  H01L45/065 ,  H01L45/12 ,  H01L45/1233 ,  H01L45/1253 ,  H01L45/126 ,  H01L45/144 ,  H01L45/16 ,  H01L45/1675

    Abstract: Semiconductor devices and structures, such as phase change memory devices, include peripheral conductive pads coupled to peripheral conductive contacts in a peripheral region. An array region may include memory cells coupled to conductive lines. Methods of forming such semiconductor devices and structures include removing memory cell material from a peripheral region and, thereafter, selectively removing portions of the memory cell material from the array region to define individual memory cells in the array region. Additional methods include planarizing the structure using peripheral conductive pads and/or spacer material over the peripheral conductive pads as a planarization stop material. Yet further methods include partially defining memory cells in the array region, thereafter forming peripheral conductive contacts, and thereafter fully defining the memory cells.

    Abstract translation: 诸如相变存储器件的半导体器件和结构包括耦合到外围区域中的外围导电触点的外围导电焊盘。 阵列区域可以包括耦合到导线的存储单元。 形成这样的半导体器件和结构的方法包括从周边区域去除存储单元材料，然后从阵列区域选择性地去除存储单元材料的部分，以限定阵列区域中的各个存储单元。 附加的方法包括使用外围导电焊盘和/或间隔物材料在外围导电焊盘上平坦化结构作为平坦化停止材料。 另外的方法包括部分地限定阵列区域中的存储单元，之后形成外围导电触点，然后完全限定存储单元。

    抵抗変化素子及びその製造方法
    7.
    发明申请
    抵抗変化素子及びその製造方法 审中-公开
    可变电阻元件及其制造方法

    公开(公告)号：WO2014038152A1

    公开(公告)日：2014-03-13

    申请号：PCT/JP2013/005044

    申请日：2013-08-27

    Applicant: 株式会社アルバック

    Inventor： 福田　夏樹 ,  福寿　和紀 ,  西岡　浩 ,  鄒　弘綱

    IPC: H01L27/105 ,  H01L45/00 ,  H01L49/00

    CPC classification number: H01C7/108 ,  C23C14/0036 ,  C23C14/08 ,  H01C17/06 ,  H01C17/12 ,  H01L45/08 ,  H01L45/12 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/1625

    Abstract: 第１の電極（３）と，第２の電極（６）と，前記第１の電極と前記第２の電極との間に配置され，第１の抵抗率を有する第１の金属酸化物層（５１）と，前記第１の金属酸化物層と前記第２の電極との間に配置され，前記第１の抵抗率よりも高い第２の抵抗率を有する第２の金属酸化物層（５２）と，前記第１の電極と前記第１の金属酸化物層との間に配置され，前記第１の抵抗率よりも高く前記第２の抵抗率よりも低い第３の抵抗率を有する電流制限層（４）とを具備する抵抗変化素子（１）を提供する。

    Abstract translation: 提供一种可变电阻元件（1），其具有：第一电极（3）; 第二电极（6）; 设置在第一电极和第二电极之间并具有第一电阻率的第一金属氧化物层（51） 设置在所述第一金属氧化物层和所述第二电极之间并且具有比所述第一电阻率高的第二电阻率的第二金属氧化物层（52） 以及限流层（4），设置在所述第一电极和所述第一金属氧化物层之间并且具有比所述第一电阻率高的第三电阻率并且低于所述第二电阻率。

    抵抗変化素子、および抵抗変化素子の製造方法
    8.
    发明申请
    抵抗変化素子、および抵抗変化素子の製造方法 审中-公开
    电阻变化元件和制造电阻变化元件的方法

    公开(公告)号：WO2014030393A1

    公开(公告)日：2014-02-27

    申请号：PCT/JP2013/062399

    申请日：2013-04-26

    Applicant: 日本電気株式会社

    Inventor： 多田　宗弘 ,  井口　憲幸 ,  伴野　直樹 ,  岡本　浩一郎

    IPC: H01L27/105 ,  H01L21/82 ,  H01L45/00 ,  H01L49/00

    CPC classification number: H01L45/122 ,  H01L27/101 ,  H01L45/08 ,  H01L45/085 ,  H01L45/12 ,  H01L45/1233 ,  H01L45/1253 ,  H01L45/1266 ,  H01L45/14 ,  H01L45/145 ,  H01L45/146

    Abstract: 　本発明は、抵抗変化素子を、半導体基板上の配線層内に設ける際、配線の寄生容量を低く維持したまま、信頼性の高い抵抗変化素子を提供する。本発明では、半導体基板上の配線層内に抵抗変化素子を設ける構造において、 第一の層間絶縁膜と、第一の層間絶縁膜の上部に位置する第二の層間絶縁膜とを有し、 第一の層間絶縁膜上に形成された、少なくとも電極および抵抗変化膜を具える抵抗変化素子を有し、抵抗変化素子の側面に保護絶縁膜が形成され、 前記第一の層間絶縁膜と第二の層間絶縁膜とが直接接している構造を選択する。

    Abstract translation: 本发明提供一种高度可靠的电阻改变元件，同时在半导体衬底上的布线层中设置电阻改变元件时，保持布线的低寄生电容。 在本发明中，作为在半导体基板上的布线层中设置电阻改变元件的结构，选择具有：位于第一层间绝缘膜上方的第一层间绝缘膜和第二层间绝缘膜的结构， 以及形成在所述第一层间绝缘膜上并且至少设置有电极和电阻变化膜的电阻变化元件; 保护绝缘膜形成在电阻变化元件的侧面上，第一和第二层间绝缘膜彼此直接接触。

    不揮発性記憶装置
    10.
    发明申请
    不揮発性記憶装置 审中-公开
    非易失存储器件

    公开(公告)号：WO2013145736A1

    公开(公告)日：2013-10-03

    申请号：PCT/JP2013/002082

    申请日：2013-03-27

    Applicant: パナソニック株式会社

    Inventor： 川島　良男 ,  早川　幸夫 ,  三河　巧

    IPC: H01L27/105 ,  H01L27/10 ,  H01L45/00 ,  H01L49/00

    CPC classification number: H01L45/12 ,  G11C13/0002 ,  G11C13/0007 ,  G11C13/003 ,  G11C13/004 ,  G11C13/0069 ,  G11C2013/0054 ,  H01L27/101 ,  H01L27/2409 ,  H01L27/2463 ,  H01L45/08 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/1675

    Abstract: 　不揮発性記憶装置は、第１の抵抗変化素子（１４１）と第１の電流制御素子（１４２）とから構成された複数のメモリセル（１１）を有するメモリセルアレイ（１０）と、第２の抵抗変化素子（２４１）と第１の電流制御素子（１４２）と同じ電流密度の電圧特性を有する第２の電流制御素子（２４２）とから構成された評価セル（２１）を有するパラメータ発生回路（２０）とを備え、第２の抵抗変化素子（２４１）の側面に、電極間を短絡させる導電性短絡層（１５１）が設けられている。

    Abstract translation: 该非易失性存储装置设置有：具有多个存储单元（11）的存储单元阵列（10），每个存储单元由第一可变电阻元件（141）和第一电流控制元件（142）构成。 以及具有由第二可变电阻元件（241）构成的评估单元（21）和第二电流控制元件（242）的参数发生电路（20），所述第二电流控制元件（242）具有电流密度等于所述第一电流控制元件 元件（142）。 在第二可变电阻元件（241）的侧表面上设置用于在电极之间短路的导电短路层（151）。

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