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    半導体装置
    2.
    发明申请
    半導体装置 审中-公开
    半导体器件

    公开(公告)号：WO2004088745A1

    公开(公告)日：2004-10-14

    申请号：PCT/JP2003/004049

    申请日：2003-03-28

    Applicant: 富士通株式会社 ,  渡邉 健一

    Inventor： 渡邉 健一

    IPC: H01L21/768

    CPC classification number: H01L21/76877 ,  H01L21/76805 ,  H01L21/76847 ,  H01L23/53238 ,  H01L2924/0002 ,  H01L2924/00

    Abstract: 　銅配線におけるボイドの成長を抑制することのできる半導体装置を提供する。　半導体装置は、半導体基板と、前記半導体基板の上方に形成された絶縁層と、前記絶縁層に埋め込まれた第１ダマシン配線であって、底面および側面を画定し、内側に第１中空部を画定するバリアメタル層と、該第１中空部内に配置され､内側に第２中空部を画定する､銅配線層と､該第２中空部内に配置され､前記バリアメタル層とは分離されている補助バリアメタル層とを含む第１ダマシン配線と、前記第１ダマシン配線と絶縁層との上に配置された絶縁性銅拡散防止膜と、を有するを含む。

    Abstract translation: 一种能够限制铜布线中的空隙生长的半导体器件。 半导体器件包括半导体衬底，形成在半导体衬底上的绝缘层，作为掩埋在绝缘层中的第一镶嵌布线的阻挡金属层，限定底面和侧面，并且还限定第一中空部分 内侧，设置在第一中空部分中并在内侧限定第二中空部分的铜布线层，设置在第二中空部分中并且包含与阻挡金属层分离的辅助阻挡金属层的第一镶嵌布线，以及 设置在第一镶嵌布线和绝缘层上的绝缘铜扩散防止膜。

    SELECTIVE CONDUCTIVE BARRIER LAYER FORMATION
    3.
    发明申请
    SELECTIVE CONDUCTIVE BARRIER LAYER FORMATION 审中-公开
    选择性导电障碍层形成

    公开(公告)号：WO2015130549A2

    公开(公告)日：2015-09-03

    申请号：PCT/US2015/016621

    申请日：2015-02-19

    Applicant: QUALCOMM INCORPORATED

    Inventor： XU, Jeffrey Junhao ,  ZHU, John Jianhong ,  YEAP, Choh Fei

    IPC: H01L21/768

    CPC classification number: H01L21/76843 ,  H01L21/76831 ,  H01L21/76847 ,  H01L21/76855 ,  H01L21/76856 ,  H01L21/76858 ,  H01L21/76864 ,  H01L21/76879 ,  H01L23/5226 ,  H01L23/53223 ,  H01L23/53238 ,  H01L2924/0002 ,  H01L2924/00

    Abstract: A semiconductor device includes a die having a via coupling a first interconnect layer to a trench. The semiconductor device also includes a barrier layer on sidewalls and adjacent surfaces of the trench, and on sidewalls of the via. The semiconductor device has a doped conductive layer on a surface of the first interconnect layer. The doped conductive layer extends between the sidewalls of the via. The semiconductor device further includes a conductive material on the barrier layer in both the via and the trench. The conductive material is on the doped conductive layer disposed on the surface of the first interconnect layer.

    Abstract translation: 半导体器件包括具有将第一互连层耦合到沟槽的通孔的管芯。 半导体器件还包括在沟槽的侧壁和相邻表面上以及在通孔的侧壁上的阻挡层。 半导体器件在第一互连层的表面上具有掺杂的导电层。 掺杂导电层在通孔的侧壁之间延伸。 半导体器件还包括在通孔和沟槽中的阻挡层上的导电材料。 导电材料位于设置在第一互连层表面上的掺杂导电层上。

    METHOD FOR COPPER PLATING THROUGH SILICON VIAS USING WET WAFER BACK CONTACT
    4.
    发明申请
    METHOD FOR COPPER PLATING THROUGH SILICON VIAS USING WET WAFER BACK CONTACT 审中-公开
    通过使用湿式回焊接铜硅铜的方法

    公开(公告)号：WO2014204620A1

    公开(公告)日：2014-12-24

    申请号：PCT/US2014/039611

    申请日：2014-05-27

    Applicant: APPLIED MATERIALS, INC.

    Inventor： GOUK, Roman ,  VERHAVERBEKE, Steven

    IPC: H01L21/28 ,  H01L21/60

    CPC classification number: H01L21/76879 ,  C23C18/1653 ,  C23C18/34 ,  C25D3/38 ,  C25D3/40 ,  C25D7/123 ,  C25D17/001 ,  H01L21/2885 ,  H01L21/76847 ,  H01L21/76898

    Abstract: A method and apparatus for processing a substrate are provided. In some implementations, the method comprises providing a silicon substrate having an aperture containing an exposed silicon contact surface at a bottom of the aperture, depositing a metal seed layer on the exposed silicon contact surface and exposing the substrate to an electroplating process by flowing a current through a backside of the substrate to form a metal layer on the metal seed layer.

    Abstract translation: 提供了一种用于处理衬底的方法和设备。 在一些实施方式中，该方法包括提供硅衬底，该硅衬底具有在孔的底部包含暴露的硅接触表面的孔，在暴露的硅接触表面上沉积金属晶种层，并通过流过电流来将衬底暴露于电镀工艺 通过衬底的背面以在金属种子层上形成金属层。

    パワーデバイスおよびパワーデバイスの製造方法
    5.
    发明申请
    パワーデバイスおよびパワーデバイスの製造方法 审中-公开
    电力设备和用于生产电力设备的方法

    公开(公告)号：WO2012172904A1

    公开(公告)日：2012-12-20

    申请号：PCT/JP2012/062316

    申请日：2012-05-14

    Applicant: シャープ株式会社 ,  塩田 昌弘 ,  里 眞一 ,  田尻 雅之

    Inventor： 塩田　昌弘 ,  里　眞一 ,  田尻　雅之

    IPC: H01L21/338 ,  H01L21/28 ,  H01L21/768 ,  H01L29/06 ,  H01L29/778 ,  H01L29/812

    CPC classification number: H01L21/76804 ,  H01L21/76847 ,  H01L27/0605

    Abstract: 　バリア層(４)(ＡlＧaＮ)上に形成された酸化シリコン(ＳiＯ ２ )からなる層間絶縁膜(１０)と、層間絶縁膜(１０)のソース電極(５)上に形成され、基板平面に対して略垂直な第１の側壁(Ｗ１)を有する第１コンタクトホール部(１１a)と、第１コンタクトホール部(１１a)の第１の側壁(Ｗ１)の上縁から上側に向かって徐々に広がるように層間絶縁膜(１０)に形成され、基板平面に対して傾斜した第２の側壁(Ｗ２)を有する第２コンタクトホール部(１１b)と、第１,第２コンタクトホール部(１１a,１１b)内および層間絶縁膜(１０)上に形成された配線層(１２)とを備える。上記配線層(１２)は、第１コンタクトホール部(１１a)において第１の側壁(Ｗ１)の基板厚さ方向の寸法よりも膜厚が厚い。これにより、膜剥がれの要因となる有機材料を用いることなく、エレクトロマイグレーションの耐性と長期信頼性を向上できるパワーデバイスを提供する。

    Abstract translation: 该器件配备有：在阻挡层（4）（AlGaN）上形成的包含氧化硅（SiO 2）的层间绝缘膜（10）; 形成在所述层间绝缘膜（10）的源电极（5）的上方的第一接触孔部（11a），具有大致垂直于所述基板的平面的第一侧壁（W1） 形成在所述层间绝缘膜（10）中的第二接触孔部分（11b）以从所述第一接触孔部分（11a）的所述第一侧壁（W1）的顶部边缘向上侧逐渐变宽的方式 ），并且具有相对于所述基板的平面倾斜的第二侧壁（W2）; 以及形成在第一和第二接触孔部分（11a，11b）内并在层间绝缘膜（10）之上的布线层（12）。 布线层（12）的厚度大于第一接触孔部（11a）中的基板厚度方向上的第一侧壁（W1）的尺寸。 由此提供了具有改善的电迁移阻力和长期可靠性的功率器件，而不使用可能导致膜剥离的有机材料。

    DECOUPLED VIA FILL
    8.
    发明申请
    DECOUPLED VIA FILL 审中-公开
    通过填写

    公开(公告)号：WO2016105400A1

    公开(公告)日：2016-06-30

    申请号：PCT/US2014/072249

    申请日：2014-12-23

    Applicant: INTEL CORPORATION

    Inventor： SHUSTERMAN, Yuriy V. ,  GRIGGIO, Flavio ,  INDUKURI, Tejaswi K. ,  BRAIN, Ruth A.

    IPC: H01L21/3205 ,  H01L21/28 ,  H01L21/203

    CPC classification number: H01L21/76877 ,  H01L21/32115 ,  H01L21/32133 ,  H01L21/76847 ,  H01L23/3171 ,  H01L23/528 ,  H01L23/53223 ,  H01L23/53238 ,  H01L23/53252 ,  H01L23/53266

    Abstract: Techniques are disclosed for providing a decoupled via fill. Given a via trench, a first barrier layer is conformally deposited onto the bottom and sidewalls of the trench. A first metal fill is blanket deposited into the trench. The non-selective deposition is subsequently recessed so that only a portion of the trench is filled with the first metal. The previously deposited first barrier layer is removed along with the first metal, thereby re-exposing the upper sidewalls of the trench. A second barrier layer is conformally deposited onto the top of the first metal and the now re-exposed trench sidewalls. A second metal fill is blanket deposited into the remaining trench. Planarization and/or etching can be carried out as needed for subsequent processing. Thus, a methodology for filling high aspect ratio vias using a dual metal process is provided. Note, however, the first and second fill metals may be the same.

    Abstract translation: 公开了用于提供去耦通孔填充物的技术。 给定通孔，第一阻挡层保形地沉积在沟槽的底部和侧壁上。 第一金属填充物被覆盖地沉积到沟槽中。 随后凹入非选择性沉积，使得只有一部分沟槽被第一金属填充。 先前沉积的第一阻挡层与第一金属一起被去除，从而再次暴露沟槽的上侧壁。 第二阻挡层保形地沉积在第一金属的顶部上和现在再暴露的沟槽侧壁上。 第二个金属填充物被覆盖地沉积到剩余的沟槽中。 平面化和/或蚀刻可以根据需要进行后续处理。 因此，提供了使用双金属工艺填充高纵横比孔的方法。 但是，注意，第一和第二填充金属可以是相同的。

    ELECTROLESS METAL THROUGH SILICON VIA
    10.
    发明申请
    ELECTROLESS METAL THROUGH SILICON VIA 审中-公开
    通过硅通孔的化学镀金属

    公开(公告)号：WO2014051511A2

    公开(公告)日：2014-04-03

    申请号：PCT/SE2013051124

    申请日：2013-09-27

    Applicant: SILEX MICROSYSTEMS AB

    Inventor： EBEFORS THORBJOERN ,  KNUTSSON HENRIK

    CPC classification number: H01L21/76897 ,  H01L21/0217 ,  H01L21/02381 ,  H01L21/02532 ,  H01L21/02595 ,  H01L21/288 ,  H01L21/76847 ,  H01L21/76874 ,  H01L21/76879 ,  H01L21/76888 ,  H01L21/76892 ,  H01L21/76898 ,  H01L23/481 ,  H01L2924/0002 ,  H01L2924/00

    Abstract: The invention relates to methods of making a substrate-through metal via having a high aspect ratio, in a semiconductor substrate, and a metal pattern on the substrate surface. It comprises providing a semiconductor substrate (wafer) and depositing poly-silicon on the substrate. The the poly-silicon on the substrate surface is patterned by etching away unwanted portions. Then, Ni is selectiveley deposited on the poly-silicon by an electroless process. A via hole is made through the substrate, wherein the walls in the hole is subjected to the same processing as above. Cu is deposited Cu on the Ni by a plating process. Line widths and spacings

    Abstract translation: 本发明涉及制造半导体衬底中具有高纵横比的衬底贯穿金属通孔和衬底表面上的金属图案的方法。 它包括提供半导体衬底（晶片）并在衬底上沉积多晶硅。 通过蚀刻掉不需要的部分来图案化衬底表面上的多晶硅。 然后，通过无电处理将Ni选择性地沉积在多晶硅上。 穿过基板形成通孔，其中孔中的壁受到与上述相同的处理。 通过电镀工艺将Cu沉积在Ni上。 晶圆两侧的线宽和间距<10μm。

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