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    SEMICONDUCTOR DEVICE AND MEMORY DEVICE
    1.
    发明申请
    SEMICONDUCTOR DEVICE AND MEMORY DEVICE 审中-公开
    半导体器件和存储器件

    公开(公告)号：WO2016079650A1

    公开(公告)日：2016-05-26

    申请号：PCT/IB2015/058830

    申请日：2015-11-16

    Applicant: SEMICONDUCTOR ENERGY LABORATORY CO., LTD.

    Inventor： YAMAZAKI, Shunpei ,  TSUTSUI, Kazuhiro ,  MATSUDA, Shinpei

    IPC: H01L29/786 ,  C23C14/08 ,  H01L21/8234 ,  H01L21/8242 ,  H01L27/06 ,  H01L27/08 ,  H01L27/088 ,  H01L27/10 ,  H01L27/108 ,  H01L27/146

    CPC classification number: H01L29/78696 ,  H01L27/10805 ,  H01L27/10814 ,  H01L27/1225 ,  H01L27/14634 ,  H01L29/24 ,  H01L29/66818 ,  H01L29/7853 ,  H01L29/7869

    Abstract: The present invention provides a transistor having a high on-state current. The transistor includes a plurality of fins, a first oxide semiconductor, a gate insulating film, and a gate electrode. One of adjacent two fins includes a second oxide semiconductor and a third oxide semiconductor. The other includes a fourth oxide semiconductor and the third oxide semiconductor. The second oxide semiconductor and the fourth oxide semiconductor include regions that face each other with the gate electrode positioned therebetween. The gate electrode and the second oxide semiconductor overlap with each other with the gate insulating film and the first oxide semiconductor positioned therebetween. The gate electrode and the fourth oxide semiconductor overlap with each other with the gate insulating film and the first oxide semiconductor positioned therebetween.

    Abstract translation: 本发明提供一种具有高导通电流的晶体管。 晶体管包括多个散热片，第一氧化物半导体，栅极绝缘膜和栅电极。 相邻的两个散热片之一包括第二氧化物半导体和第三氧化物半导体。 另一方面包括第四氧化物半导体和第三氧化物半导体。 第二氧化物半导体和第四氧化物半导体包括彼此面对的区域，栅电极位于它们之间。 栅电极和第二氧化物半导体彼此重叠，栅极绝缘膜和第一氧化物半导体位于它们之间。 栅电极和第四氧化物半导体与栅极绝缘膜和位于其间的第一氧化物半导体彼此重叠。

    アンチヒューズメモリおよび半導体記憶装置
    2.
    发明申请
    アンチヒューズメモリおよび半導体記憶装置 审中-公开
    防静电存储器和半导体存储器件

    公开(公告)号：WO2016067895A1

    公开(公告)日：2016-05-06

    申请号：PCT/JP2015/078732

    申请日：2015-10-09

    Applicant: 株式会社フローディア

    Inventor： 谷口　泰弘 ,  葛西　秀男 ,  川嶋　泰彦 ,  櫻井　良多郎 ,  品川　裕 ,  奥山　幸祐

    IPC: H01L27/10 ,  G11C16/02 ,  G11C16/06 ,  G11C17/06

    CPC classification number: H01L27/11206 ,  G11C17/06 ,  G11C17/16 ,  G11C17/18 ,  H01L23/5252 ,  H01L23/5256 ,  H01L27/0629 ,  H01L27/10805 ,  H01L27/11502 ,  H01L27/11585

    Abstract: 　アンチヒューズメモリ（2b）では、従来のような制御回路を用いずに、メモリゲート電極（G）およびワード線（WL1）の電圧値によって、メモリゲート電極（G）からワード線（WL1）への電圧印加が逆方向バイアスの電圧となるような半導体接合構造の整流素子（3）を設け、当該整流素子（3）によってメモリゲート電極（G）からワード線（WL1）への電圧印加を遮断するようにしたことから、従来のようなメモリキャパシタへの電圧印加を選択的に行うスイッチトランジスタや、スイッチトランジスタにオンオフ動作を行わせるためのスイッチ制御回路が不要になり、その分、小型化を図り得るアンチヒューズメモリおよび半導体記憶装置を提案する。

    Abstract translation: 反熔丝存储器（2b）设置有整流元件（3），该整流元件（3）具有半导体结结构，其被配置为使得存储栅电极（G）和字线（WL1）的电压值引起施加到字线 WL1）从存储栅电极（G）转换为反向偏置电压，所述反熔丝存储器（2b）被配置为使得从存储栅电极（G）施加到字线（WL1）的电压被切断， 整流元件（3）。 结果，反熔丝存储器（2b）不使用传统的控制电路，并且不需要用于选择性地向常规存储电容器施加电压的开关晶体管或用于执行开关晶体管的导通截止操作的开关控制电路， 从而可以相应地减小反熔丝存储器（2b）的尺寸。 还提供了一种半导体存储装置。

    半導体装置およびその製造方法
    4.
    发明申请
    半導体装置およびその製造方法 审中-公开
    半导体器件及其制造方法

    公开(公告)号：WO2014092084A1

    公开(公告)日：2014-06-19

    申请号：PCT/JP2013/083099

    申请日：2013-12-10

    Applicant: ピーエスフォー ルクスコ エスエイアールエル ,  迫 信行 ,  蓮沼 英司 ,  大塚 啓介

    Inventor： 迫　信行 ,  蓮沼　英司 ,  大塚　啓介

    IPC: H01L21/8242 ,  H01L27/108

    CPC classification number: H01L28/90 ,  H01L21/02063 ,  H01L21/31111 ,  H01L21/31116 ,  H01L21/31144 ,  H01L27/10805 ,  H01L27/10852 ,  H01L28/91

    Abstract: 　半導体装置は，半導体基板（1）の表面に平行な第１方向（Y），第２方向（X）に沿って配列され，半導体基板の表面に垂直な第３方向（Z）に延在する複数の下部電極（21）と，下部電極の上端部に配置され，複数の第１開口（OP11－OP61）を有する第１サポート膜（14）と，第３方向に関し複数の下部電極の中間に配置され，第１開口と同一パターンで平面的に位置整合した複数の第２開口（OP12－OP62）を有する第２サポート膜（10）と，複数の下部電極の表面を覆う容量絶縁膜（25）と，容量絶縁膜の表面を覆う上部電極（26）を含む。第１開口（OP21）及び第２開口（OP22）の各々は，第２方向に隣接する４個の下部電極を単位下部電極群として第１方向に隣接する２個の単位下部電極群に含まれる８個の下部電極（C1－C4，D1－D4）の各々の一部を一括して開口内に位置させて構成される。

    Abstract translation: 该半导体装置包括：沿第一方向（Y）排列成行的下部电极（21）和与半导体基板（1）的表面平行的第二方向（X），并且沿第三方向（Z）延伸; 垂直于半导体衬底的表面; 第一支撑膜（14），其布置在下电极的上端并具有多个第一开口（OP11-OP61）; 第二支撑膜（10），其在第三方向上布置在下电极的中间，并且具有在与第一开口相同的图案的平面中对准的多个第二开口（OP12-OP62）; 覆盖下电极表面的电容绝缘膜（25）; 和覆盖电容绝缘膜表面的上电极（26）。 每个第一开口（OP21）和第二开口（OP22）被构造成使得包含在沿第一方向相邻的两个下电极单元组中的八个下电极（C1-C4，D1-D4）中的每一个的一部分被共同定位 在开口内部，其中下电极单元组被定义为在第二方向上相邻的四个下电极。

    TRANSISTOR GATES INCLUDING COBALT SILICIDE, SEMICONDUCTOR DEVICE STRUCTURES INCLUDING THE TRANSISTOR GATES, PRECURSOR STRUCTURES, AND METHODS OF FABRICATION
    6.
    发明申请
    TRANSISTOR GATES INCLUDING COBALT SILICIDE, SEMICONDUCTOR DEVICE STRUCTURES INCLUDING THE TRANSISTOR GATES, PRECURSOR STRUCTURES, AND METHODS OF FABRICATION 审中-公开
    包括二氧化硅的晶体管，包括晶体管栅极的半导体器件结构，前驱体结构和制造方法

    公开(公告)号：WO2008073776B1

    公开(公告)日：2008-12-11

    申请号：PCT/US2007086487

    申请日：2007-12-05

    Applicant: MICRON TECHNOLOGY INC ,  HU YONGJUN JEFF

    Inventor： HU YONGJUN JEFF

    IPC: H01L21/28

    CPC classification number: H01L29/4975 ,  H01L21/28273 ,  H01L27/105 ,  H01L27/10805 ,  H01L27/10891 ,  H01L27/115 ,  H01L27/11521

    Abstract: A method for fabricating a transistor gate with a conductive element that includes cobalt suicide includes use of a sacrificial material as a place-holder between sidewall spacers of the transistor gate until after high temperature processes, such as the fabrication of raised source and drain regions, have been completed. In addition, semiconductor devices (e.g., DRAM devices and NAND flash memory devices) with transistor gates that include cobalt suicide in their conductive elements are also disclosed, as are transistors with raised source and drain regions and cobalt suicide in the transistor gates thereof. Intermediate semiconductor device structures that include transistor gates with sacrificial material or a gap between upper portions of sidewall spacers are also disclosed.

    Abstract translation: 制造具有包括硅化钴的导电元件的晶体管栅极的方法包括使用牺牲材料作为晶体管栅极的侧壁间隔物之间​​的位置保持器，直到高温处理（例如，升高的源极和漏极区域的制造） 已经完成 此外，还公开了在其导电元件中包括硅化钴的晶体管栅极的半导体器件（例如，DRAM器件和NAND闪速存储器件），其晶体管的晶体管栅极中具有升高的源极和漏极区域以及硅化钴。 还公开了包括具有牺牲材料的晶体管栅极或侧壁间隔物的上部之间的间隙的中间半导体器件结构。

    MOS CAPACITOR AND SEMICONDUCTOR DEVICE
    7.
    发明申请
    MOS CAPACITOR AND SEMICONDUCTOR DEVICE 审中-公开
    MOS电容器和半导体器件

    公开(公告)号：WO2005106961A1

    公开(公告)日：2005-11-10

    申请号：PCT/JP2005/008087

    申请日：2005-04-21

    Applicant: SEMICONDUCTOR ENERGY LABORATORY CO., LTD. ,  KATO, KIYOSHI ,  SHIONOIRI, YUTAKA

    Inventor： KATO, KIYOSHI ,  SHIONOIRI, YUTAKA

    IPC: H01L29/786

    CPC classification number: H01L27/1266 ,  G02F1/136213 ,  H01L21/288 ,  H01L21/32051 ,  H01L21/76801 ,  H01L21/76829 ,  H01L21/76838 ,  H01L27/0811 ,  H01L27/10805 ,  H01L27/1214 ,  H01L27/13 ,  H01L29/04 ,  H01L29/78675

    Abstract: A capacitor capable of functioning as a capacitor even when an AC voltage is applied thereto is provided without increasing the manufacturing steps of a semiconductor device. A transistor is used as a MOS capacitor where a pair of impurity regions formed on opposite sides of a channel formation region are each doped with impurities of different conductivity so as to be used as a source region or a drain region. Specifically, assuming that an impurity region that is doped with N-type impurities is referred to as an N-type region while an impurity region that is doped with P-type impurities is referred to as a P-type region, a transistor is provided where a channel formation region is interposed between the N-type region and the P-type region, which is used as a MOS capacitor.

    Abstract translation: 在不增加半导体器件的制造步骤的情况下，即使在施加交流电压的情况下，也可以提供能够作为电容器起作用的电容器。 晶体管用作MOS电容器，其中形成在沟道形成区域的相对侧上的一对杂质区域各自掺杂有不同导电性的杂质，以便用作源极区域或漏极区域。 具体地说，假定掺杂有N型杂质的杂质区域称为N型区域，而掺杂有P型杂质的杂质区域称为P型区域，则提供晶体管 其中沟道形成区域被插入在用作MOS电容器的N型区域和P型区域之间。

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