公开(公告)号：WO2017137248A1

公开(公告)日：2017-08-17

申请号：PCT/EP2017/051410

申请日：2017-01-24

申请人： CENTRE NATIONAL DE LA RECHERCHE SCIENTIFIQUE - CNRS ,  SUPELEC ,  UNIVERSITE PIERRE ET MARIE CURIE (UPMC)

发明人： BOUTCHICH, Mohammed ,  OUERGHI, Abdelkarim ,  LAI, Chao-Sung ,  HO, Kuan-I

IPC分类号： H01L29/423 ,  H01L29/66 ,  H01L29/778 ,  H01L29/16

CPC分类号： H01L29/1606 ,  H01L28/00 ,  H01L29/42364 ,  H01L29/45 ,  H01L29/51 ,  H01L29/66045 ,  H01L29/7781

摘要： The invention relates to a method for obtain ing a field effect transistor, comprising steps of: - forming (100) a multi-layer graphene stack on a face of a base substrate; - depositing (200) a source and a drain electrode on the multi-layer graphene stack; - forming a conductive multi-layer graphene block by lithography and etch ing process; - fluorinating (600) the graphene block, using the source and d rain electrodes as a fluorination-protective mask, during a predetermined period and at a predetermined temperature, such that an upper part of said graphene block is converted into fluorographene over a given thickness portion, to form a dielectric element with in the graphene block; - depositing (700) a gate electrode on the dielectric element.

摘要翻译： 本发明涉及一种用于获得场效应晶体管的方法，包括以下步骤： - 在基础衬底的面上形成（100）多层石墨烯堆叠; - 在所述多层石墨烯堆上沉积（200）源电极和漏电极; - 通过光刻和蚀刻工艺形成导电多层石墨烯块; - 在预定的时间段和预定的温度下，使用源电极和双电极作为氟化保护掩模对石墨烯块进行氟化（600），使得所述石墨烯块的上部在给定的厚度上转化成氟石墨烯 部分，以在石墨烯块中形成介电元件; - 在介电元件上沉积（700）栅电极。

公开(公告)号：WO2017103752A1

公开(公告)日：2017-06-22

申请号：PCT/IB2016/057484

申请日：2016-12-09

申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION ,  IBM UNITED KINGDOM LIMITED ,  IBM (CHINA) INVESTMENT COMPANY LIMITED

发明人： ANDERSON, Brent, Alan ,  NOWAK, Edward

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L21/335 ,  H01L21/8232

CPC分类号： H01L21/823487 ,  H01L21/31116 ,  H01L21/32136 ,  H01L21/823456 ,  H01L21/823462 ,  H01L27/088 ,  H01L29/42364 ,  H01L29/4966 ,  H01L29/7827

摘要： A method for fabricating a vertical FET structure includes prior to depositing a gate on a first vertical FET on a semiconductor substrate, depositing a first layer on the first vertical FET on the semiconductor substrate. The method further includes prior to depositing a gate on a second vertical FET on the semiconductor substrate, depositing a second layer on the second vertical FET on the semiconductor substrate. The method further includes etching the first layer on the first vertical FET to a lower heightthan the second layer on the second vertical FET. The method further includes depositing a gate material on both the first vertical FET and the second vertical FET. The method further includes etching the gate material on both the first vertical FET andthe second vertical FET to a co-planar height.

摘要翻译： 一种用于制造垂直FET结构的方法包括：在半导体衬底上的第一垂直FET上沉积栅极之前，在半导体衬底上的第一垂直FET上沉积第一层。 该方法还包括在半导体衬底上的第二垂直FET上沉积栅极之前，在半导体衬底上的第二垂直FET上沉积第二层。 该方法还包括将第一垂直FET上的第一层蚀刻到第二垂直FET上的第二层的较低高度。 该方法还包括在第一垂直FET和第二垂直FET两者上沉积栅极材料。 该方法还包括将第一垂直FET和第二垂直FET两者上的栅极材料蚀刻至共面高度。

公开(公告)号：WO2017011036A1

公开(公告)日：2017-01-19

申请号：PCT/US2016/021683

申请日：2016-03-10

申请人： UNITED SILICON CARBIDE, INC.

发明人： BHALLA, Anup ,  FURSIN, Leonid

IPC分类号： H01L29/78 ,  H01L29/12

CPC分类号： H01L29/1608 ,  H01L27/0629 ,  H01L29/1095 ,  H01L29/1602 ,  H01L29/2003 ,  H01L29/407 ,  H01L29/42312 ,  H01L29/42364 ,  H01L29/4916 ,  H01L29/51 ,  H01L29/7803 ,  H01L29/7813 ,  H01L29/7828 ,  H01L29/861

摘要： A monolithically integrated MOS channel in gate-source shorted mode is used as a diode for the third quadrant conduction path for a power MOSFET. The MOS diode and MOSFET can be constructed in a variety of configurations including split-cell and trench. The devices may be formed of silicon carbide, gallium nitride, aluminum nitride, aluminum gallium nitride, diamond, or similar semiconductor. Low storage capacitance and low knee voltage for the MOS diode can be achieved by a variety of means. The MOS diode may be implemented with channel mobility enhancement materials, and/or have a very thin/high permittivity gate dielectric. The MOSFET gate conductor and MOS diode gate conductor may be made of polysilicon doped with opposite dopant types. The surface of the MOS diode dielectric may be implanted with cesium.

摘要翻译： 栅极源短路模式中的单片集成MOS沟道用作功率MOSFET的第三象限传导路径的二极管。 MOS二极管和MOSFET可以构造成各种配置，包括分裂电池和沟槽。 器件可以由碳化硅，氮化镓，氮化铝，氮化铝镓，金刚石或类似的半导体形成。 MOS二极管的低存储电容和低拐点电压可以通过各种手段实现。 MOS二极管可以用沟道迁移率增强材料来实现，和/或具有非常薄/高介电常数的栅极电介质。 MOSFET栅极导体和MOS二极管栅极导体可以由掺杂有相反掺杂剂类型的多晶硅制成。 MOS二极管电介质的表面可以用铯注入。

公开(公告)号：WO2016048336A1

公开(公告)日：2016-03-31

申请号：PCT/US2014/057585

申请日：2014-09-26

申请人： INTEL CORPORATION ,  CLENDENNING, Scott B. ,  LIAO, Szuya S. ,  GSTREIN, Florian ,  HOURANI, Rami ,  ROMERO, Patricio E. ,  KLOSTER, Grant M. ,  MITAN, Martin M.

发明人： CLENDENNING, Scott B. ,  LIAO, Szuya S. ,  GSTREIN, Florian ,  HOURANI, Rami ,  ROMERO, Patricio E. ,  KLOSTER, Grant M. ,  MITAN, Martin M.

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/0673 ,  H01L21/265 ,  H01L21/28247 ,  H01L29/42364 ,  H01L29/4983 ,  H01L29/51 ,  H01L29/66439 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/775 ,  H01L29/785

摘要： Techniques related to forming selective gate spacers for semiconductor devices and transistor structures and devices formed using such techniques are discussed. Such techniques include forming a blocking material on a semiconductor fin, disposing a gate having a different surface chemistry than the blocking material on a portion of the blocking material, forming a selective conformal layer on the gate but not on a portion of the blocking material, and removing exposed portions of the blocking material.

摘要翻译： 讨论了与形成用于半导体器件和晶体管结构的选择性栅极间隔物以及使用这种技术形成的器件有关的技术。 这样的技术包括在半导体鳍片上形成阻挡材料，在阻挡材料的一部分上设置具有与阻挡材料不同的表面化学性质的栅极，在栅极上形成选择性共形层，而不是在阻挡材料的一部分上， 以及去除封闭材料的暴露部分。

公开(公告)号：WO2016029612A1

公开(公告)日：2016-03-03

申请号：PCT/CN2014/095363

申请日：2014-12-29

申请人： 京东方科技集团股份有限公司

发明人： 王祖强 ,  刘建宏

IPC分类号： H01L29/786 ,  H01L29/06 ,  H01L27/12

CPC分类号： H01L27/124 ,  H01L27/12 ,  H01L27/1244 ,  H01L27/1248 ,  H01L29/06 ,  H01L29/42364 ,  H01L29/42384 ,  H01L29/4908 ,  H01L29/786

摘要： 一种薄膜晶体管及其制备方法、显示基板及显示装置，该薄膜晶体管包括：依次设置在衬底基板（10）上的有源层（20）、栅绝缘层（30）、栅电极（40）、层间介质层（50）、源电极（61）和漏电极（62），源电极（61）和漏电极（62）通过露出有源层（20）的过孔（53）分别与有源层（20）连接；栅绝缘层（30）至少包括两层结构的氧化硅层（301）和氮化硅层（302），层间介质层（50）至少包括四层结构的氧化硅层（501）和氮化硅层（502）；栅绝缘层（30）和层间介质层（50）包括的所有氧化硅层（301；501）和氮化硅层（302；502）间隔排列，过孔（53）远离衬底基板（10）一侧的尺寸大于靠近衬底基板（10）一侧的尺寸。该薄膜晶体管可改善后续形成的电极在过孔内发生断线不良的问题。

公开(公告)号：WO2015131443A1

公开(公告)日：2015-09-11

申请号：PCT/CN2014/077594

申请日：2014-05-15

申请人： 深圳市华星光电技术有限公司

发明人： 徐向阳

IPC分类号： H01L27/12 ,  H01L21/77 ,  G02F1/1368

CPC分类号： G02F1/136227 ,  G02F1/133345 ,  G02F1/134309 ,  G02F1/1362 ,  G02F1/1368 ,  G02F2001/133302 ,  H01L27/1218 ,  H01L27/1248 ,  H01L27/1259 ,  H01L29/42356 ,  H01L29/42364 ,  H01L29/4908 ,  H01L29/513 ,  H01L29/66765 ,  H01L29/78669

摘要： 本发明公开了一种阵列基板及其制备方法、液晶显示面板。所述阵列基板包括玻璃基板，玻璃基板上形成有图案化的栅极金属层，栅极金属层上形成有栅极绝缘层，栅极绝缘层上形成有图案化的有机绝缘层，该有机绝缘层在其与栅极金属层中的晶体管栅极对应的区域设置有开孔，以及有机绝缘层上形成有图案化的有源层，该有源层的一部分沉积于所述有机绝缘层的开孔的两侧和开孔的内部，以及有源层上形成有图案化的源漏极金属层。本发明提出的阵列基板的负载较小，逻辑功耗较低，使用寿命较长。此外由于设置的有机绝缘层较厚且平坦，因此能够有效防止静电现象，并且避免金属线的爬坡断线。

公开(公告)号：WO2015099744A1

公开(公告)日：2015-07-02

申请号：PCT/US2013/077873

申请日：2013-12-26

申请人： INTEL CORPORATION

发明人： ALEKSOV, Aleksandar

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/66977 ,  H01L21/8258 ,  H01L29/0673 ,  H01L29/068 ,  H01L29/24 ,  H01L29/267 ,  H01L29/42364 ,  H01L29/42376 ,  H01L29/4238 ,  H01L29/42392 ,  H01L29/7391 ,  H01L29/785 ,  H01L29/7851 ,  H01L29/7869 ,  H01L51/0036 ,  H01L51/0037 ,  H01L51/0038 ,  H01L51/0078 ,  H01L51/0533 ,  H01L51/0554 ,  H01L51/0562

摘要： Described is an apparatus forming complementary tunneling field effect transistors (TFETs) using oxide and/or organic semiconductor material. One type of TFET comprises: a substrate; a doped first region, formed above the substrate, having p-type material selected from a group consisting of Group III-V, IV-IV, and IV of a periodic table; a doped second region, formed above the substrate, having transparent oxide n-type semiconductor material; and a gate stack coupled to the doped first and second regions. Another type of TFET comprises: a substrate; a doped first region, formed above the substrate, having p-type organic semiconductor material; a doped second region, formed above the substrate, having n-type oxide semiconductor material; and a gate stack coupled to the doped source and drain regions. In another example, TFET is made using organic only semiconductor materials for active regions.

摘要翻译： 描述了使用氧化物和/或有机半导体材料形成互补隧道场效应晶体管（TFET）的装置。 一种类型的TFET包括：衬底; 在衬底上形成的掺杂的第一区，具有选自周期表的III-V族，IV-IV族和IV族的p型材料; 掺杂的第二区域，形成在衬底上方，具有透明氧化物n型半导体材料; 以及耦合到所述掺杂的第一和第二区域的栅极堆叠。 另一类型的TFET包括：衬底; 掺杂的第一区域，形成在所述衬底上方，具有p型有机半导体材料; 掺杂的第二区域，形成在衬底上方，具有n型氧化物半导体材料; 以及耦合到掺杂源极和漏极区的栅极叠层。 在另一个示例中，TFET是使用有机区域的仅有机半导体材料制成的。

公开(公告)号：WO2015032195A1

公开(公告)日：2015-03-12

申请号：PCT/CN2014/074531

申请日：2014-04-01

申请人： 苏州东微半导体有限公司

发明人： 刘伟 ,  刘磊

IPC分类号： H01L21/8239 ,  H01L27/108

CPC分类号： H01L27/11521 ,  H01L21/28273 ,  H01L27/0629 ,  H01L27/0727 ,  H01L29/1037 ,  H01L29/42336 ,  H01L29/42364 ,  H01L29/4916 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66825 ,  H01L29/7391 ,  H01L29/788 ,  H01L29/7881 ,  H01L29/861

摘要： 一种半浮栅器件的制造方法，主要包括浮栅和浮栅开口区的制造方法，其具体工艺过程为：形成U形凹槽后先保留硬掩膜层，在形成的U形凹槽的表面生长栅介质层，再通过淀积第一层多晶硅（307）并回刻来保护栅介质层，接着刻蚀掉外露的栅介质层和硬掩膜层，之后覆盖所形成的结构淀积第二层多晶硅，然后通过光刻工艺和刻蚀工艺对所形成的多晶硅层（308）进行刻蚀以形成浮栅，并自对准的形成浮栅开口区。上述制造方法能够简化现有半浮栅器件的制造工艺，降低U形沟道的半浮栅器件的制造难度，提高半浮栅器件的成品率。

公开(公告)号：WO2014166346A1

公开(公告)日：2014-10-16

申请号：PCT/CN2014/074530

申请日：2014-04-01

申请人： 苏州东微半导体有限公司

发明人： 刘伟 ,  刘磊 ,  王鹏飞 ,  龚轶

IPC分类号： H01L27/115 ,  H01L29/10 ,  H01L21/8247

CPC分类号： H01L27/11521 ,  H01L21/28273 ,  H01L27/0629 ,  H01L27/0727 ,  H01L29/1037 ,  H01L29/42324 ,  H01L29/42336 ,  H01L29/42364 ,  H01L29/4916 ,  H01L29/66825 ,  H01L29/7881

摘要： 一种U形沟道的半导体存储器，包括：在半导体衬底（200）内设有的U形沟道区（401）、源区（201）和漏区（202），在U形沟道区上设有的第一层绝缘薄膜（203）、设有缺口（204）的浮栅（205）、第二层绝缘薄膜（206）和控制栅（207），在浮栅与漏区之间设有的p−n结二极管，由控制栅、第二层绝缘薄膜和p−n结二极管组成的以控制栅为栅极的栅控二极管。通过在浮栅中设置一个缺口，在不提高U形沟道半导体存储器的制造成本、难度、和不影响U形沟道半导体存储器性能的前提下，进一步降低半导体存储器件的尺寸，提高芯片密度。

公开(公告)号：WO2014166168A1

公开(公告)日：2014-10-16

申请号：PCT/CN2013/077730

申请日：2013-06-24

申请人： 合肥京东方光电科技有限公司 ,  京东方科技集团股份有限公司

发明人： 孟庆超 ,  罗强强

IPC分类号： H01L29/786 ,  H01L21/02

CPC分类号： H01L29/78642 ,  H01L27/124 ,  H01L29/167 ,  H01L29/24 ,  H01L29/41733 ,  H01L29/41741 ,  H01L29/42364 ,  H01L29/42372 ,  H01L29/42384 ,  H01L29/45 ,  H01L29/456 ,  H01L29/4908 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/66666 ,  H01L29/6675 ,  H01L29/66969 ,  H01L29/7866 ,  H01L29/7869

摘要： 提供一种薄膜晶体管、阵列基板、制备方法以及显示装置。该薄膜晶体管包括基板（1）上的栅极层（2）、源极层（6）、漏极层（3），源极层（6）和漏极层（3）设置在不同的层上且漏极层（3）与栅极层（2）同层设置。