公开(公告)号：WO2017160649A1

公开(公告)日：2017-09-21

申请号：PCT/US2017/021854

申请日：2017-03-10

Applicant: APPLIED MATERIALS, INC.

Inventor： LI, Ning ,  BALSEANU, Mihaela ,  XIA, Li-Qun ,  YANG, Dongqing ,  WANG, Anchuan

IPC: B32B38/00 ,  B32B9/00

CPC classification number: H01L21/0217 ,  C23C16/345 ,  C23C16/45519 ,  C23C16/45551 ,  C23C16/45555 ,  C23C16/56 ,  H01L21/02211 ,  H01L21/02274 ,  H01L21/0228 ,  H01L21/0234 ,  H01L21/0337 ,  H01L21/3086 ,  H01L21/3105 ,  H01L21/31111 ,  H01L21/31116 ,  H01L29/6653

Abstract: Methods for forming a spacer comprising depositing a film on the top, bottom and sidewalls of a feature and treating the film to change a property of the film on the top and bottom of the feature. Selectively dry etching the film from the top and bottom of the feature relative to the film on the sidewalls of the feature using a high intensity plasma.

Abstract translation: 用于形成间隔物的方法包括在特征的顶部，底部和侧壁上沉积膜，并处理该膜以改变该特征的顶部和底部上的膜的性质。 使用高强度等离子体从特征的顶部和底部相对于特征的侧壁上的膜选择性地干蚀刻膜。

公开(公告)号：WO2015138202A1

公开(公告)日：2015-09-17

申请号：PCT/US2015/018806

申请日：2015-03-04

Applicant: QUALCOMM INCORPORATED

Inventor： XU, Jeffrey Junhao ,  RIM, Kern ,  ZHU, John Jianhong ,  SONG, Stanley Seungchul ,  BADAROGLU, Mustafa ,  MACHKAOUTSAN, Vladimir ,  YANG, Da ,  YEAP, Choh Fei

IPC: H01L29/49 ,  H01L29/66 ,  H01L29/78

CPC classification number: H01L29/6681 ,  H01L29/4991 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/785

Abstract: In a particular embodiment, a method includes forming a first spacer structure on a dummy gate of a semiconductor device and forming a sacrificial spacer on the first spacer structure. The method also includes etching a structure of the semiconductor device to create an opening, removing the sacrificial spacer via the opening, and depositing a material to close to define a gap.

Abstract translation: 在特定实施例中，一种方法包括在半导体器件的伪栅极上形成第一间隔结构，并在第一间隔结构上形成牺牲隔离物。 该方法还包括蚀刻半导体器件的结构以形成开口，经由开口去除牺牲隔离物，以及沉积材料以限定间隙。

公开(公告)号：WO2015054928A1

公开(公告)日：2015-04-23

申请号：PCT/CN2013/085643

申请日：2013-10-22

Applicant: 中国科学院微电子研究所

Inventor： 尹海洲 ,  刘云飞

IPC: H01L21/336 ,  H01L29/41

CPC classification number: H01L29/66795 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/31116 ,  H01L21/76224 ,  H01L29/0649 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/66818 ,  H01L29/785 ,  H01L29/7851

Abstract: 本发明提供了一种 FinFET制造方法，包括：a.提供衬底、鳍片、沟道保护层、源漏区、浅沟槽隔离结构、层间介质层、伪栅叠层和侧墙，所述沟道保护层位于鳍片顶部；b.去除所述伪栅叠层，形成伪栅空位，露出位于鳍片中部的沟道以及沟道保护层；c.在述半导体结构鳍片的一侧覆盖光刻胶；d. 去除未被光刻胶覆盖一侧的侧墙；g.去除光刻胶，并在所述伪栅空位中填充栅极叠层；h.对所述半导体进行平坦化，暴露出沟道保护层，形成第一分立栅叠层和第二分立栅叠层。相比于现有技术，本发明可有效地提高独立栅电位FinFET两个栅极的控制能力，更利于提高器件各方面的性能。

公开(公告)号：WO2014105792A1

公开(公告)日：2014-07-03

申请号：PCT/US2013/077418

申请日：2013-12-23

Applicant: INTERMOLECULAR, INC ,  GLOBALFOUNDRIES, INC

Inventor： FOSTER, John ,  METZGER, Sven

IPC: H01L21/66

CPC classification number: H01L21/32134 ,  H01L21/28088 ,  H01L21/28123 ,  H01L22/30 ,  H01L29/517 ,  H01L29/6653

Abstract: Provided are methods of High Productivity Combinatorial testing of semiconductor substrates, each including multiple site isolated regions. Each site isolated region includes a titanium nitride structure as well as a hafnium oxide structure and/or a polysilicon structure. Each site isolated region is exposed to an etching solution that includes sulfuric acid, hydrogen peroxide, and hydrogen fluoride. The composition of the etching solution and/or etching conditions are varied among the site isolated regions to study effects of this variation on the etching selectivity of titanium nitride relative to hafnium oxide and/or polysilicon and on the etching rates. The concentration of sulfuric acid and/or hydrogen peroxide in the etching solution may be less than 7 % by volume each, while the concentration of hydrogen fluoride may be between 50 ppm and 200 ppm. In some embodiments, the temperature of the etching solution is maintained at between about 40C and 60C.

Abstract translation: 提供了半导体基板的高效率组合测试方法，每个包括多个位置隔离区域。 每个位置分离区域包括氮化钛结构以及氧化铪结构和/或多晶硅结构。 每个位置分离区域暴露于包括硫酸，过氧化氢和氟化氢的蚀刻溶液。 蚀刻溶液的组成和/或蚀刻条件在位置分离区域之间变化，以研究该变化对氮化钛相对于氧化铪和/或多晶硅的蚀刻选择性的影响以及蚀刻速率。 蚀刻溶液中硫酸和/或过氧化氢的浓度可以小于7体积％，而氟化氢的浓度可以在50ppm和200ppm之间。 在一些实施例中，蚀刻溶液的温度保持在约40℃至60℃之间。

公开(公告)号：WO2014082335A1

公开(公告)日：2014-06-05

申请号：PCT/CN2012/086127

申请日：2012-12-07

Applicant: 中国科学院微电子研究所

Inventor： 朱慧珑 ,  徐秋霞 ,  张严波 ,  杨红

IPC: H01L21/336 ,  H01L21/22 ,  H01L27/088

CPC classification number: H01L21/28105 ,  H01L21/28088 ,  H01L21/28176 ,  H01L21/28185 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518 ,  H01L29/6653 ,  H01L29/66537 ,  H01L29/66545

Abstract: 一种N型MOSFET及其制造方法。N型MOSFET的制造方法包括：在半导体衬底（101）中形成源/漏区（107）；在半导体衬底（101）上形成界面氧化物层（110）；在界面氧化物层（110）上形成高K栅介质（111）；在高K栅介质（111）上形成第一金属栅层（112）；通过共形掺杂在第一金属栅层（112）中注入掺杂剂；以及进行退火以改变栅叠层的有效功函数，其中栅叠层包括第一金属栅层（112）、高K栅介质（111）和界面氧化物层（110）。通过在制造过程中对第一金属栅层（112）进行掺杂以及对栅叠层进行退火，可调节N型MOSFET的有效功函数。

公开(公告)号：WO2014071666A1

公开(公告)日：2014-05-15

申请号：PCT/CN2012/085826

申请日：2012-12-04

Applicant: 中国科学院微电子研究所

Inventor： 朱慧珑

IPC: H01L21/00 ,  H01L29/786

CPC classification number: H01L29/7881 ,  H01L21/26513 ,  H01L21/2658 ,  H01L21/26586 ,  H01L21/28273 ,  H01L29/1095 ,  H01L29/42324 ,  H01L29/4958 ,  H01L29/4966 ,  H01L29/4975 ,  H01L29/517 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66825

Abstract: 提供了一种半导体器件及其制造方法。包括：在衬底（100）上形成第一掩蔽层（106,112），并以第一掩蔽层（106,112）为掩模形成源区和漏区之一（128）；在衬底（100）上形成第二掩蔽层（120,112），并以第二掩蔽层（120,112）为掩模形成源区和漏区中另一个（128）；去除第二掩蔽层（120,112）的一部分（112），所述一部分（112）靠近所述源区和漏区中另一个（128）；以及形成第一栅介质层（142）和浮栅层（144）；在第二掩蔽层的剩余部分（120）的侧壁上以侧墙的形式形成掩模层（146），并以该掩模层（146）为掩模，对浮栅层（144）进行构图，然后去除掩模层（146）；以及形成第二栅介质层（130），并在第二掩蔽层的剩余部分（120）的侧壁上以侧墙的形式形成栅导体（134）。

公开(公告)号：WO2014008515A1

公开(公告)日：2014-01-09

申请号：PCT/US2013/054874

申请日：2013-08-14

Applicant: CYPRESS SEMICONDUCTOR CORPORATION ,  POLISHCHUK, Igor ,  LEVY, Sagy ,  RAMKUMAR, Krishnaswamy ,  BYUN, Jeong

Inventor： POLISHCHUK, Igor ,  LEVY, Sagy ,  RAMKUMAR, Krishnaswamy ,  BYUN, Jeong

IPC: H01L21/336 ,  H01L29/792

CPC classification number: H01L21/28282 ,  H01L21/76224 ,  H01L29/4234 ,  H01L29/513 ,  H01L29/6653 ,  H01L29/7843 ,  H01L29/7846 ,  H01L29/785

Abstract: A semiconductor device and method of fabricating the same are provided. In one embodiment, the semiconductor device includes a memory transistor with an oxidenitride- nitride-oxide (ONNO) stack disposed above a channel region. The ONNO stack comprises a tunnel dielectric layer disposed above the channel region, a multi-layer charge-trapping region disposed above the tunnel dielectric layer, and a blocking dielectric layer disposed above the multi-layer charge-trapping region. The multi-layer charge-trapping region includes a substantially trap-free layer comprising an oxygen-rich nitride and a trap-dense layer disposed above the trap-free layer. The semiconductor device further includes a strain inducing structure including a strain inducing layer disposed proximal to the ONNO stack to increase charge retention of the multi-layer charge-trapping region. Other embodiments are also disclosed.

Abstract translation: 提供了半导体器件及其制造方法。 在一个实施例中，半导体器件包括设置在沟道区上方的氧化氮化物 - 氮化物 - 氧化物（ONNO）堆的存储晶体管。 ONNO堆叠包括设置在沟道区上方的隧道介电层，设置在隧道介电层上方的多层电荷捕获区，以及设置在多层电荷俘获区上方的阻挡介质层。 多层电荷捕获区域包括基本上无陷阱层，其包含富含氧的氮化物和设置在无阱层之上的陷阱致密层。 半导体器件还包括应变诱导结构，其包括设置在ONNO堆叠附近的应变诱导层，以增加多层电荷俘获区域的电荷保留。 还公开了其他实施例。

公开(公告)号：WO2013171956A1

公开(公告)日：2013-11-21

申请号：PCT/JP2013/001960

申请日：2013-03-22

Applicant: パナソニック株式会社

Inventor： 亀井　政幸

IPC: H01L21/336 ,  H01L21/28 ,  H01L27/146 ,  H01L29/78 ,  H04N5/374

CPC classification number: H01L21/2652 ,  H01L27/14612 ,  H01L27/14638 ,  H01L29/4983 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/6659

Abstract: 　ゲート電極（１８０）の側面から半導体基板（１１０）におけるゲート電極の側方の領域に形成された第１のサイドウォール（２１０）と、その上に形成され、高さ及び幅が第１のサイドウォールよりも小さい第２のサイドウォール（２２０）と、その外側に第２のサイドウォールを覆うように形成された外側サイドウォール（２３０）と、外側サイドウォールの側方の領域に形成されたソースドレイン領域（２５０）とを備えている。第２のサイドウォールは、注入される衝突イオンで欠陥準位を生じる原子を組成に含み、第１のサイドウォール及び第３のサイドウォールは、欠陥準位を生じる原子を組成に含まない。

Abstract translation: 该半导体器件具有：从栅电极（180）的侧面到栅极侧的区域形成的第一侧壁（210），所述区域是半导体基板的一部分（ 110）; 第二侧壁（220），其形成在所述第一侧壁上，并且所述第二侧壁的高度和宽度小于所述第一侧壁的高度和宽度; 外侧壁（230），其形成在所述第二侧壁的外侧以覆盖所述第二侧壁; 以及源极/漏极区域（250），其形成在外侧壁侧的区域中。 第二侧壁在其组成中包含由于注入的碰撞离子而产生缺陷水平的原子，并且第一侧壁和第三侧壁在各组成中不包含产生缺陷水平的原子。

公开(公告)号：WO2013019305A1

公开(公告)日：2013-02-07

申请号：PCT/US2012/040067

申请日：2012-05-31

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  PEI, Chengwen ,  WANG, Geng ,  ZHANG, Yanli

Inventor： PEI, Chengwen ,  WANG, Geng ,  ZHANG, Yanli

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/6656 ,  H01L29/517 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/66628 ,  H01L29/66636

Abstract: A pair of horizontal-step-including trenches are formed in a semiconductor layer by forming a pair of first trenches having a first depth d 1 around a gate structure on the semiconductor layer, forming a disposable spacer 58 around the gate structure to cover proximal portions of the first trenches, and by forming a pair of second trenches to a second depth d2 greater than the first depth d1. The disposable spacer is removed, and selective epitaxy is performed to form an integrated epitaxial source and source extension region 16 and an integrated epitaxial drain and drain extension region 18. A replacement gate structure can be formed after deposition and of a planarization dielectric layer 70 and subsequent removal of the gate structure and laterally expand the gate cavity 59 over expitaxial source 16 and drain extension regions 18. Alternately, a contact-level dielectric layer can be deposited directly on the integrated epitaxial regions and contact via structures can be formed therein.

Abstract translation: 通过在半导体层上形成围绕栅极结构的第一深度d 1的一对第一沟槽，在半导体层中形成一对水平台阶包含的沟槽，在栅极结构周围形成一次性间隔件58以覆盖近端部分 并且通过形成大于第一深度d1的第二深度d2的一对第二沟槽。 去除一次性间隔物，并且进行选择性外延以形成集成的外延源和源极延伸区域16以及集成的外延漏极和漏极扩展区域18.可以在沉积之后形成替代栅极结构，并且可以在平坦化介电层70和 随后去除栅极结构并且在外延源极16和漏极延伸区域18上横向膨胀栅极腔59.或者，可以将接触电介质层直接沉积在集成的外延区上，并且可以在其中形成接触通孔结构。

公开(公告)号：WO2012126188A1

公开(公告)日：2012-09-27

申请号：PCT/CN2011/072945

申请日：2011-04-18

Applicant: 中国科学院微电子研究所 ,  尹海洲 ,  骆志炯 ,  朱慧珑

Inventor： 尹海洲 ,  骆志炯 ,  朱慧珑

IPC: H01L21/283 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L21/28518 ,  H01L21/26586 ,  H01L21/823418 ,  H01L21/823468 ,  H01L21/823475 ,  H01L21/823814 ,  H01L21/823864 ,  H01L21/823871 ,  H01L29/41775 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66659 ,  H01L29/7835