公开(公告)号：WO2016125323A1

公开(公告)日：2016-08-11

申请号：PCT/JP2015/068033

申请日：2015-06-23

Applicant: 三菱電機株式会社

Inventor： 今井　翔平 ,  弥政　和宏 ,  山中　宏治 ,  前原　宏昭 ,  金谷　康 ,  國井　徹郎 ,  片山　秀昭

IPC: H01L21/338 ,  H01L21/822 ,  H01L27/04 ,  H01L29/812

CPC classification number: H01L29/7831 ,  H01L21/822 ,  H01L27/04 ,  H01L27/0629 ,  H01L29/812

Abstract: 　半導体基板（１）上の活性領域に設けられた一本以上のゲートフィンガ（２０）と、活性領域に設けられ、ゲートフィンガ（２０）を挟んで交互に配置されたソースフィンガ（３０）及びドレインフィンガ（４０）とを備えた半導体装置において、ゲートフィンガ（２０）の入力端子（２１ａ）から入力される信号の周波数において誘導性インピーダンスとなり、当該ゲートフィンガ（２０）の当該入力端子（２１ａ）の接続位置から離れた箇所で当該ゲートフィンガに直接又は間接的に接続された終端回路（６０）を備えた。

Abstract translation: 该半导体器件配备有：设置在半导体衬底（1）上的有源区域中的一个或多个栅极指（20）; 以及源极指（30）和漏极指（40），它们设置在有源区中，并且通过夹住栅极指（20）交替地设置。 半导体器件设置有端子电路（60），其具有从栅极指（20）的输入端子（21a）输入的信号的频率处的电感性阻抗，并且直接或间接地连接到栅极指 与门指（20）的输入端子（21a）的连接位置相距一定距离的区域。

公开(公告)号：WO2014007890A3

公开(公告)日：2014-03-27

申请号：PCT/US2013034297

申请日：2013-03-28

Applicant: CALIFORNIA INST OF TECHN

Inventor： RAJAGOPAL ADITYA ,  SCHERER AXEL ,  HENRY MICHAEL D ,  WALAVALKAR SAMEER ,  TOMBRELLO THOMAS A ,  HOMYK ANDREW P

IPC: G01N27/30 ,  G01N27/403

CPC classification number: C12Q1/02 ,  A61B5/04001 ,  G01N27/3275 ,  G01N27/4146 ,  G01R1/06711 ,  G01R1/07342 ,  H01L29/413 ,  H01L29/42376 ,  H01L29/4966 ,  H01L29/66477 ,  H01L29/78 ,  H01L29/7831

Abstract: The basic structure and functionality of a probe as disclosed herein allows for flexibly incorporating into the probe, various sensing elements for various sensing applications. Two example applications among these various sensing applications include bio-sensing and chemical-sensing applications. For bio-sensing applications the probe, which is fabricated upon a silicon substrate, includes a bio-sensing element such as a nano-pillar transistor, and for chemical-sensing applications the probe includes a sensing element that has a functionalized contact area whereby the sensing element generates a voltage when exposed to one or more chemicals of interest.

Abstract translation: 本文公开的探针的基本结构和功能允许灵活地并入到探针中，用于各种感测应用的各种感测元件。 这些各种感测应用中的两个示例应用包括生物感测和化学感测应用。 对于生物感测应用，制造在硅衬底上的探针包括诸如纳米柱晶体管的生物感测元件，并且对于化学感测应用，探针包括具有功能化接触区域的感测元件， 当暴露于感兴趣的一种或多种化学品时，感测元件产生电压。

公开(公告)号：WO2013095443A1

公开(公告)日：2013-06-27

申请号：PCT/US2011/066544

申请日：2011-12-21

Applicant: INTEL CORPORATION ,  CAPPELLANI, Annalisa ,  KUHN, Kelin J. ,  RIOS, Rafael ,  DAVILA, Aura ,  GHANI, Tahir

Inventor： CAPPELLANI, Annalisa ,  KUHN, Kelin J. ,  RIOS, Rafael ,  DAVILA, Aura ,  GHANI, Tahir

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7831 ,  H01L21/3083 ,  H01L21/823431 ,  H01L21/845 ,  H01L27/0886 ,  H01L27/1211 ,  H01L29/66484

Abstract: Semiconductor devices having three-dimensional bodies with modulated heights and methods to form such devices are described. For example, a semiconductor structure includes a first semiconductor device having a first semiconductor body disposed above a substrate. The first semiconductor body has a first height and an uppermost surface with a first horizontal plane. The semiconductor structure also includes a second semiconductor device having a second semiconductor body disposed above the substrate. The second semiconductor body has a second height and an uppermost surface with a second horizontal plane. The first and second horizontal planes are co-planar and the first and second heights are different.

Abstract translation: 描述具有调制高度的三维体的半导体器件和形成这种器件的方法。 例如，半导体结构包括具有设置在基板上方的第一半导体本体的第一半导体器件。 第一半导体本体具有第一高度和具有第一水平面的最上表面。 半导体结构还包括具有设置在衬底上方的第二半导体本体的第二半导体器件。 第二半导体本体具有第二高度和具有第二水平面的最上表面。 第一和第二水平面是共面的，第一和第二高度是不同的。

公开(公告)号：WO2013062187A1

公开(公告)日：2013-05-02

申请号：PCT/KR2012/002079

申请日：2012-03-22

Applicant: 숭실대학교산학협력단 ,  박종훈 ,  박창근

Inventor： 박종훈 ,  박창근

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7831 ,  H01L27/088 ,  H01L29/0692 ,  H01L29/1033 ,  H01L29/4238 ,  H01L29/7838

Abstract: 본 발명은 멀티 게이트 트랜지스터에 관한 것으로, 본 발명의 일 실시예에 따른 멀티 게이트 트랜지스터는 하나의 포트로부터 분기되어 서로 대향하여 교대로 형성되되, 서로 인접하는 게이트 간에는 반대 방향의 전류가 흐르는 복수의 게이트와, 상기 복수의 게이트의 일 측 또는 타 측에 형성되는 소스와, 상기 복수의 게이트의 타 측 또는 일 측에 형성되는 드레인을 포함함으로써, 서로 인접한 게이트 간에 흐르는 전류의 방향이 서로 반대 방향이 되어 상호 인덕턴스를 유도함으로써 기생 인덕턴스 성분을 최소화할 수 있다.

Abstract translation: 本发明涉及多栅极晶体管，根据本发明的多栅极晶体管包括：多个栅极，其从单个端口分支并交替地形成为彼此面对，其中电流流动 在相邻的门相反方向; 源极，其形成在所述多个栅极的一侧或另一侧上; 以及形成在多个栅极的另一侧或一侧上的漏极，由此通过在邻近的栅极中沿相反方向流动的电流引起互感来最小化寄生电感分量。

公开(公告)号：WO2011068037A1

公开(公告)日：2011-06-09

申请号：PCT/JP2010/070643

申请日：2010-11-15

Applicant: SEMICONDUCTOR ENERGY LABORATORY CO., LTD. ,  YAMAZAKI, Shunpei ,  SAKATA, Junichiro ,  OHARA, Hiroki

Inventor： YAMAZAKI, Shunpei ,  SAKATA, Junichiro ,  OHARA, Hiroki

IPC: H01L21/336 ,  G02F1/1368 ,  H01L21/20 ,  H01L21/28 ,  H01L29/786

CPC classification number: H01L29/7831 ,  H01L21/28176 ,  H01L21/324 ,  H01L29/4966 ,  H01L29/66969 ,  H01L29/78642 ,  H01L29/7869

Abstract: A semiconductor device for high power application in which a novel semiconductor material having high mass productivity is provided. An oxide semiconductor film is formed, and then, first heat treatment is performed on the exposed oxide semiconductor film in order to reduce impurities such as moisture or hydrogen in the oxide semiconductor film. Next, in order to further reduce impurities such as moisture or hydrogen in the oxide semiconductor film, oxygen is added to the oxide semiconductor film by an ion implantation method, an ion doping method, or the like, and after that, second heat treatment is performed on the exposed oxide semiconductor film.

Abstract translation: 一种用于高功率应用的半导体器件，其中提供了具有高质量生产率的新型半导体材料。 形成氧化物半导体膜，然后对暴露的氧化物半导体膜进行第一热处理，以便减少氧化物半导体膜中的杂质如水分或氢。 接下来，为了进一步减少氧化物半导体膜中的杂质，例如水分或氢气，通过离子注入法，离子掺杂法等将氧添加到氧化物半导体膜中，之后，第二热处理为 在暴露的氧化物半导体膜上进行。

公开(公告)号：WO2011034101A1

公开(公告)日：2011-03-24

申请号：PCT/JP2010/065967

申请日：2010-09-15

Applicant: シャープ株式会社 ,  疋田 智之

Inventor： 疋田　智之

IPC: H01L29/78 ,  H01L21/28 ,  H01L21/336 ,  H01L21/8234 ,  H01L27/088 ,  H01L29/41 ,  H01L29/417 ,  H01L29/423 ,  H01L29/49 ,  H01L29/786

CPC classification number: H01L29/7835 ,  H01L21/823456 ,  H01L21/823468 ,  H01L29/402 ,  H01L29/4238 ,  H01L29/66484 ,  H01L29/665 ,  H01L29/78 ,  H01L29/7831

Abstract: ゲートとドレインの間で生じる電界集中を緩和する半導体装置を提供する。本発明によれば，半導体基板上にゲート絶縁膜を介して形成された第１のゲート電極と、前記半導体基板上に前記ゲート絶縁膜を介して形成され、かつ、第１のゲート電極の側面に絶縁性のスペーサを介して配置された第２のゲート電極と、第１及び第２のゲート電極を挟むように前記半導体基板上に形成されたソース領域及びドレイン領域と、第１のゲート電極下方における前記半導体基板の一部の領域を挟むように形成され、第２のゲート電極並びに前記ソース領域及びドレイン領域と重なるように形成された電界緩和領域とを備える半導体装置が提供される。

Abstract translation: 公开了一种半导体器件，其中在栅极和漏极之间产生的电场浓度被放宽。 半导体器件设置有：第一栅电极，其形成在其间具有栅极绝缘膜的半导体衬底上; 在所述半导体衬底上形成有栅极绝缘膜的第二栅电极，并且在所述第一栅电极的侧表面上设置有绝缘间隔物; 源极区和漏极区，形成在半导体衬底上，以夹持第一和第二栅电极; 以及电场缓和区域，其形成为将所述半导体衬底的一部分夹在所述第一栅电极下方并与所述第二栅电极，所述源极区域和漏极区域重叠。

公开(公告)号：WO2009141365A3

公开(公告)日：2010-05-20

申请号：PCT/EP2009056103

申请日：2009-05-19

Applicant: X FAB SEMICONDUCTOR FOUNDRIES ,  STOISIEK MICHAEL ,  GROSS MICHAEL

Inventor： STOISIEK MICHAEL ,  GROSS MICHAEL

IPC: G01K7/16 ,  G05D23/19

CPC classification number: G05D23/19 ,  H01L21/67098 ,  H01L21/67248 ,  H01L29/4238 ,  H01L29/7802 ,  H01L29/7816 ,  H01L29/7831 ,  H03K17/145 ,  H03K2017/0806

Abstract: Described are a method for adjusting the operating temperature of MOS power components consisting of a plurality of identical individual cells as well as a component for carrying out said method. As a characteristic feature, the gate electrode network (4) of the active chip region is subdivided into several gate electrode network sectors (B1, B2, B3) which are electrically isolated from one another by means of isolating points and to each of which a different gate voltage is fed via corresponding contacts.

Abstract translation: 一种用于调整功率MOS器件，其由多个相似的单个细胞，并用于执行所描述的方法的装置构成的工作温度的方法。 在多个相互电隔离它的特点是通过将活性芯片面积的栅电极的网络（4）的击穿由分离点Gateelektrodennetzwerk-部分（B1，B2，B3），其中每一个不同的栅极电压经由相应的触点供电。

公开(公告)号：WO2008123080A1

公开(公告)日：2008-10-16

申请号：PCT/JP2008/055015

申请日：2008-03-11

Applicant: RICOH COMPANY, LTD. ,  UEDA, Naohiro

Inventor： UEDA, Naohiro

IPC: H01L29/78 ,  H01L21/822 ,  H01L21/8234 ,  H01L27/04 ,  H01L27/06 ,  H01L27/088 ,  H01L29/423 ,  H01L29/49

CPC classification number: H01L29/7835 ,  H01L21/823456 ,  H01L27/0629 ,  H01L27/088 ,  H01L29/0653 ,  H01L29/0692 ,  H01L29/42368 ,  H01L29/66568 ,  H01L29/7831 ,  H01L29/7833 ,  H01L29/788

Abstract: ABSTRACT A disclosed semiconductor device includes a MOS transistor that causes no problems concerning the formation of a thick gate insulating film and that is applicable to high withstand voltage devices. A drain region has a double diffusion structure including an N-drain region 3d and an N+ drain region 11d. A gate electrode includes a first gate electrode 9 formed on an insulating film 7 and a second gate electrode 13 formed on the first gate electrode 9 via a gate electrode insulating film 11. Between the gate insulating film 7 and the N+ source region 11s, a field insulating film 15 is disposed, over which an edge of the first gate electrode 9 is disposed. A gate voltage applied to the second gate electrode 13 via a gate wiring 13g is divided between the gate insulating film 7 and the gate electrode insulating film 11.

Abstract translation: 摘要所公开的半导体器件包括MOS晶体管，其不会形成厚栅极绝缘膜并且适用于高耐压器件。 漏极区域具有包括N沟道区域3d和N +漏极区域11d的双扩散结构。 栅电极包括形成在绝缘膜7上的第一栅电极9和通过栅电极绝缘膜11形成在第一栅电极9上的第二栅极13.在栅绝缘膜7和N +源极区11s之间， 设置场绝缘膜15，在其上设置第一栅电极9的边缘。 通过栅极布线13g施加到第二栅电极13的栅极电压被划分在栅极绝缘膜7和栅电极绝缘膜11之间。

公开(公告)号：WO2007133775A3

公开(公告)日：2008-05-29

申请号：PCT/US2007011630

申请日：2007-05-15

Applicant: UNIV CARNEGIE MELLON ,  MALY WOJCIECH P

Inventor： MALY WOJCIECH P

IPC: H01L29/786

CPC classification number: H01L29/7831 ,  H01L27/1203 ,  H01L29/0692 ,  H01L29/66795 ,  H01L29/66825 ,  H01L29/785 ,  H01L29/7881

Abstract: A semiconductor device (10), comprising a first semiconductor portion (32) having a first end (34), a second end (36), and a slit portion (30), wherein the width of the slit portion (30) is less than the width of at least one of the first end (34) and the second end (36); a second portion (38) that is a different material than the first semiconductor portion (32), a third portion (40) that is a different material than the first semiconductor portion (32), wherein the second (38) and third (40) portions are on opposite sides of the slit portion (30), and at least three terminals selected from a group consisting of a first terminal (12) connected to the first end (34), a second terminal (14) connected to the second end (36), a third terminal (16) connected to the second portion (38), and a fourth terminal (17) connected to the third portion (40).

Abstract translation: 1。一种半导体器件，包括具有第一端部，第二端部和狭缝部分的第一半导体部分，其中所述狭缝部分的宽度较小， 比所述第一端（34）和所述第二端（36）中的至少一个的宽度小; 与第一半导体部分（32）不同的材料的第二部分（38），与第一半导体部分（32）不同的材料的第三部分（40），其中第二部分（38）和第三部分 ）部分位于狭缝部分（30）的相对侧上，并且选自由连接到第一端（34）的第一端子（12），连接到第二端子（14）的第二端子 （36），连接到所述第二部分（38）的第三端子（16）以及连接到所述第三部分（40）的第四端子（17）。

公开(公告)号：WO2006026701A2

公开(公告)日：2006-03-09

申请号：PCT/US2005/031096

申请日：2005-08-31

Applicant: TEXAS INSTRUMENTS INCORPORATED ,  VISOKAY, Mark, R. ,  CHAMBERS, James, J.

Inventor： VISOKAY, Mark, R. ,  CHAMBERS, James, J.

IPC: H01L21/336 ,  H01L29/94

CPC classification number: H01L29/7831 ,  H01L29/66484

Abstract: A system is provided for producing a triple-gate transistor segment (300), utilizing a standard semiconductor substrate (302). The substrate has a plurality of isolation regions (304) separated by a channel region (306). A removable form structure (308) is formed atop the isolation regions to define an area over the channel region within which a channel body structure (316) is formed. The form structure (308) is then removed. Channel body structure (316) has blunted corners or edges (3,18).

Abstract translation: 提供一种利用标准半导体衬底（302）产生三栅晶体管段（300）的系统。 衬底具有由沟道区域（306）分开的多个隔离区域（304）。 可拆卸的结构（308）形成在隔离区域的顶部，以限定在其中形成通道主体结构（316）的通道区域上的区域。 然后移除形式结构（308）。 通道体结构（316）具有钝角或边缘（3,18）。