公开(公告)号：WO2018063404A1

公开(公告)日：2018-04-05

申请号：PCT/US2016/055029

申请日：2016-09-30

Applicant: INTEL CORPORATION

Inventor： LILAK, Aaron D. ,  MA, Sean T. ,  MEHANDRU, Rishabh ,  MORROW, Patrick ,  CEA, Stephen M.

IPC: H01L29/78 ,  H01L29/66 ,  H01L29/417

CPC classification number: H01L29/7846 ,  H01L21/76224 ,  H01L21/823821 ,  H01L21/823878 ,  H01L21/845 ,  H01L27/0924 ,  H01L27/1211 ,  H01L29/0653 ,  H01L29/66 ,  H01L29/6681 ,  H01L29/785

Abstract: An integrated circuit apparatus including a body; a transistor formed on a first portion of the body, the transistor including a gate stack and a channel defined in the body between a source and a drain; and a plug formed in a second portion of the body, the plug including a material operable to impart a stress on the first portion of the body. A method of forming an integrated circuit device including forming a transistor body on a substrate; forming a transistor device in a first portion of the transistor body on a first side of the substrate; and dividing the transistor body into at least the first portion and a second portion with a plug in the transistor body, the plug including a material operable to impart a stress on the first portion of the body, wherein the material is introduced through a second side of the substrate.

Abstract translation: 包括主体的集成电路装置; 晶体管，形成在所述主体的第一部分上，所述晶体管包括栅极堆叠和限定在所述主体中的源极和漏极之间的沟道; 以及形成在本体的第二部分中的塞子，塞子包括可操作以在本体的第一部分上施加应力的材料。 一种形成集成电路器件的方法，包括：在衬底上形成晶体管主体; 在衬底的第一侧上的晶体管主体的第一部分中形成晶体管器件; 以及将晶体管主体分成至少第一部分和在晶体管主体中具有插塞的第二部分，插塞包括可操作以在主体的第一部分上施加应力的材料，其中材料通过第二侧 的基板。

公开(公告)号：WO2016209603A1

公开(公告)日：2016-12-29

申请号：PCT/US2016/036084

申请日：2016-06-06

Applicant: QUALCOMM INCORPORATED

Inventor： YANG, Haining ,  LIU, Yanxiang

IPC: H01L21/8234 ,  H01L21/8238 ,  H01L21/84 ,  H01L29/78 ,  H01L27/088 ,  H01L27/092 ,  H01L27/11 ,  H01L27/12

CPC classification number: H01L21/02 ,  G05B19/418 ,  G05B2219/45031 ,  H01L21/76895 ,  H01L21/823431 ,  H01L21/823821 ,  H01L21/845 ,  H01L27/0207 ,  H01L27/0886 ,  H01L27/0924 ,  H01L27/11 ,  H01L27/1104 ,  H01L27/1211 ,  H01L29/785

Abstract: In a particular aspect, an integrated circuit includes a first gate structure coupled to a first fin field effect transistor (FinFET) device. The integrated circuit includes a second gate structure coupled to a second FinFET device. The first gate structure and the second gate structure are separated by a dielectric region. The integrated circuit further includes a metal contact having a first surface that is in contact with the dielectric region, the first gate structure, and the second gate structure.

Abstract translation: 在特定方面，集成电路包括耦合到第一鳍式场效应晶体管（FinFET）器件的第一栅极结构。 集成电路包括耦合到第二FinFET器件的第二栅极结构。 第一栅极结构和第二栅极结构被电介质区域分开。 集成电路还包括具有与介电区域接触的第一表面，第一栅极结构和第二栅极结构的金属触点。

公开(公告)号：WO2016039869A1

公开(公告)日：2016-03-17

申请号：PCT/US2015/042196

申请日：2015-07-27

Applicant: APPLIED MATERIALS, INC.

Inventor： ZHANG, Ying ,  CHUNG, Hua ,  SAMANTARAY, Jamini

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/823431 ,  H01L21/02381 ,  H01L21/02532 ,  H01L21/02538 ,  H01L21/02587 ,  H01L21/02658 ,  H01L21/02664 ,  H01L21/31116 ,  H01L21/845 ,  H01L27/1211 ,  H01L29/1054 ,  H01L29/66795 ,  H01L29/785

Abstract: Methods and apparatus for forming FinFET structures are provided. Selective etching and deposition processes described herein may provide for FinFET manufacturing without the utilization of multiple patterning processes. Embodiments described herein also provide for fin material manufacturing methods for transitioning from silicon to III-V materials while maintaining acceptable crystal lattice orientations of the various materials utilized. Further embodiments provide etching apparatus which may be utilized to perform the methods described herein.

Abstract translation: 提供了用于形成FinFET结构的方法和装置。 本文所述的选择性蚀刻和沉积工艺可以提供FinFET制造而不利用多个图案化工艺。 本文描述的实施例还提供了用于从硅转变为III-V材料的翅片材料制造方法，同时保持所使用的各种材料的可接受的晶格取向。 另外的实施例提供可用于执行本文所述方法的蚀刻装置。

公开(公告)号：WO2015047313A1

公开(公告)日：2015-04-02

申请号：PCT/US2013/062308

申请日：2013-09-27

Applicant: INTEL CORPORATION ,  OLAC-VAW, Roman W. ,  HAFEZ, Walid M. ,  JAN, Chia-Hong ,  LIU, Pei-Chi

Inventor： OLAC-VAW, Roman W. ,  HAFEZ, Walid M. ,  JAN, Chia-Hong ,  LIU, Pei-Chi

IPC: H01L27/00

CPC classification number: H01L21/82345 ,  H01L21/28088 ,  H01L21/823431 ,  H01L21/823475 ,  H01L21/823821 ,  H01L21/823842 ,  H01L21/845 ,  H01L23/5283 ,  H01L27/0886 ,  H01L27/1211 ,  H01L29/4966 ,  H01L29/66545

Abstract: Non-planar I/O and logic semiconductor devices having different workfunctions on common substrates and methods of fabricating non-planar I/O and logic semiconductor devices having different workfunctions on common substrates are described. For example, a semiconductor structure includes a first semiconductor device disposed above a substrate. The first semiconductor device has a conductivity type and includes a gate electrode having a first workfunction. The semiconductor structure also includes a second semiconductor device disposed above the substrate. The second semiconductor device has the conductivity type and includes a gate electrode having a second, different, workfunction.

Abstract translation: 描述了在公共基板上具有不同功函数的非平面I / O和逻辑半导体器件以及在公共基板上制造具有不同功函数的非平面I / O和逻辑半导体器件的方法。 例如，半导体结构包括设置在基板上方的第一半导体器件。 第一半导体器件具有导电类型，并且包括具有第一功函数的栅电极。 半导体结构还包括设置在基板上方的第二半导体器件。 第二半导体器件具有导电类型，并且包括具有第二不同功函数的栅电极。

公开(公告)号：WO2014138116A2

公开(公告)日：2014-09-12

申请号：PCT/US2014020402

申请日：2014-03-04

Applicant: QUALCOMM INC

Inventor： SONG STANLEY SEUNGCHUL

IPC: H01L21/762

CPC classification number: H01L21/3085 ,  H01L21/3065 ,  H01L21/3081 ,  H01L21/32 ,  H01L21/76205 ,  H01L21/845 ,  H01L27/0886 ,  H01L29/66795

Abstract: A method is performed on a silicon-on-insulator (SOI) wafer formed of a substrate, a bottom oxide layer on the substrate and an active silicon layer on the bottom oxide layer, where the active silicon layer has a surface opposite the bottom oxide layer. The method includes forming a first mask over the surface at a first portion of the wafer and leaving a second portion of the wafer unmasked, etching the wafer at the unmasked second portion of the wafer to form a depression in the active silicon layer, the depression having a bottom, forming a thermal oxide layer substantially filling the depression, removing the first mask, and forming fins at the first and second portions of the wafer.

Abstract translation: 在由衬底形成的绝缘体上硅（SOI）晶片上，在衬底上的底部氧化物层和底部氧化物层上的活性硅层上执行一种方法，其中活性硅层具有与底部氧化物相对的表面 层。 该方法包括在晶片的第一部分处在表面上形成第一掩模，并且离开晶片的第二部分未被屏蔽，在晶片的未屏蔽的第二部分处蚀刻晶片以在有源硅层中形成凹陷，凹陷 具有底部，形成基本上填充凹陷的热氧化层，去除第一掩模，以及在晶片的第一和第二部分处形成翅片。

公开(公告)号：WO2014126811A1

公开(公告)日：2014-08-21

申请号：PCT/US2014/015379

申请日：2014-02-07

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION

Inventor： BASKER, Veeraraghavan, S. ,  LEOBANDUNG, Effendi ,  YAMASHITA, Tenko ,  YEH, Chun-Chen

IPC: H01L27/108

CPC classification number: H01L29/785 ,  H01L21/845 ,  H01L27/0629 ,  H01L27/1211 ,  H01L28/40 ,  H01L29/66795

Abstract: A method of forming a FinFET structure (200) having a metal-insulator-metal capacitor. Silicon fins (206) are formed on a semiconductor substrate (202, 204) followed by formation of the metal-insulator-metal capacitor on the silicon fins (206) by depositing sequential layers of a first layer of titanium nitride (208), a dielectric layer (21 0) and a second layer of titanium nitride (212). A polysilicon layer (214) is deposited over the metal-insulator-metal capacitor layers (208, 210, 212) followed by etching back the polysilicon layer (214) and the metal-insulator-metal capacitor layers (208, 21 0, 212) from ends of the silicon fins (206) so that the first and second ends of the silicon fins (206) protrude from the polysilicon layer (214).

Abstract translation: 一种形成具有金属 - 绝缘体 - 金属电容器的FinFET结构（200）的方法。 在半导体衬底（202,204）上形成硅片（206），随后通过沉积第一层氮化钛（208）的顺序层，在硅散热片（206）上形成金属 - 绝缘体 - 金属电容器 介电层（210）和第二氮化钛层（212）。 在金属 - 绝缘体 - 金属电容器层（208,210,212）上沉积多晶硅层（214），随后蚀刻回多晶硅层（214）和金属 - 绝缘体 - 金属电容器层（208,221,212） ）从硅片（206）的端部开始，使得硅散热片（206）的第一和第二端从多晶硅层（214）突出。

公开(公告)号：WO2014081488A1

公开(公告)日：2014-05-30

申请号：PCT/US2013/055536

申请日：2013-08-19

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION

Inventor： CHENG, Kangguo ,  HARAN, Balasubramanian ,  KHAKIFIROOZ, Ali ,  PONOTH, Shom ,  STANDAERT, Theodorus ,  YAMASHITA, Tenko

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L21/823481 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/02227 ,  H01L21/02238 ,  H01L21/02247 ,  H01L21/26506 ,  H01L21/26566 ,  H01L21/26586 ,  H01L21/266 ,  H01L21/823431 ,  H01L21/845 ,  H01L27/0207 ,  H01L27/0886 ,  H01L27/1211 ,  H01L29/6681 ,  H01L29/78

Abstract: FinFET structures and fabrication methods having dielectric fins. A gas cluster ion beam applies an ion beam to exposed fins, which converts the fins from a semiconductor material to a dielectric such as silicon nitride or silicon oxide. Unlike the prior art, where fins are removed prior to fin merging, in embodiments of the invention, fins are not removed. Instead, semiconductor fins are converted to dielectric (nitride/oxide) fins where it is desirable to have isolation between groups of fins that comprise various finFET devices on an integrated circuit. The semiconductor structure (100) includes a semiconductor substrate (102); an insulator layer (104) on the substrate (102); a plurality of fins (106) disposed on the insulator layer (104); wherein a first subset of the plurality of fins (506A) are comprised of a semiconductor material (516) and wherein a second subset of the plurality of fins are comprised of a dielectric material (514).

Abstract translation: FinFET结构和具有介电散热片的制造方法。 气体簇离子束将离子束施加到暴露的翅片，其将翅片从半导体材料转换成诸如氮化硅或氧化硅的电介质。 与现有技术不同的是，在翅片合并之前去除翅片的情况下，在本发明的实施例中，翅片不被去除。 相反，半导体鳍片被转换成电介质（氮化物/氧化物）鳍片，其中期望在集成电路上包括各种finFET器件的鳍片组之间具有隔离。 半导体结构（100）包括半导体衬底（102）; 在所述基板（102）上的绝缘体层（104）; 设置在所述绝缘体层（104）上的多个翅片（106）; 其中所述多个翅片（506A）的第一子集由半导体材料（516）组成，并且其中所述多个翅片的第二子集包括电介质材料（514）。

公开(公告)号：WO2014051762A1

公开(公告)日：2014-04-03

申请号：PCT/US2013/046901

申请日：2013-06-20

Applicant: INTEL CORPORATION

Inventor： PILLARISETTY, Ravi ,  SUNG, Seung Hoon ,  GOEL, Niti ,  KAVALIEROS, Jack T. ,  DASGUPTA, Sansaptak ,  LE, Van H. ,  RACHMADY, Willy ,  RADOSAVLJEVIC, Marko ,  DEWEY, Gilbert ,  THEN, Han Wui ,  MUKHERJEE, Niloy ,  METZ, Matthew V. ,  CHAU, Robert S.

IPC: H01L21/336 ,  H01L29/78 ,  H01L21/20

CPC classification number: H01L21/845 ,  B82Y10/00 ,  B82Y40/00 ,  H01L21/02639 ,  H01L21/823807 ,  H01L21/8258 ,  H01L27/092 ,  H01L27/1211 ,  H01L29/0673 ,  H01L29/42392 ,  H01L29/66439 ,  H01L29/6653 ,  H01L29/66795 ,  H01L29/6681 ,  H01L29/775 ,  H01L29/78 ,  H01L29/785 ,  H01L29/7853 ,  H01L29/78696

Abstract: Trench-confined selective epitaxial growth process in which epitaxial growth of a semiconductor device layer proceeds within the confines of a trench. In embodiments, a trench is fabricated to include a pristine, planar semiconductor seeding surface disposed at the bottom of the trench. Semiconductor regions around the seeding surface may be recessed relative to the seeding surface with Isolation dielectric disposed there on to surround the semiconductor seeding layer and form the trench. In embodiments to form the trench, a sacrificial hardmask fin may be covered in dielectric which is then planarized to expose the hardmask fin, which is then removed to expose the seeding surface. A semiconductor device layer is formed from the seeding surface through selective heteroepitaxy. In embodiments, non-planar devices are formed from the semiconductor device layer by recessing a top surface of the isolation dielectric. In embodiments, non-planar devices CMOS devices having high carrier mobility may be made from the semiconductor device layer.

Abstract translation: 沟槽限制的选择性外延生长工艺，其中半导体器件层的外延生长在沟槽的范围内进行。 在实施例中，制造沟槽以包括设置在沟槽底部的原始平面半导体晶种表面。 接种表面周围的半导体区域可以相对于接种表面凹入，其中隔离电介质设置在其上以围绕半导体接合层并形成沟槽。 在形成沟槽的实施例中，牺牲性硬掩模翅片可以在电介质中被覆盖，然后将其平坦化以暴露硬掩模翅片，然后将其去除以暴露接种表面。 通过选择性异质外延从种子表面形成半导体器件层。 在实施例中，通过使隔离电介质的顶表面凹陷，从半导体器件层形成非平面器件。 在实施例中，可以从半导体器件层制造具有高载流子迁移率的非平面器件CMOS器件。

公开(公告)号：WO2013033952A1

公开(公告)日：2013-03-14

申请号：PCT/CN2011/082399

申请日：2011-11-18

Applicant: 中国科学院微电子研究所 ,  朱慧珑 ,  尹海洲 ,  骆志炯

Inventor： 朱慧珑 ,  尹海洲 ,  骆志炯

IPC: H01L27/088 ,  H01L21/8234

CPC classification number: H01L21/845 ,  H01L27/1211

Abstract: 一种半导体器件及其制造方法。所述半导体器件包括：由多个半导体子层（2、3-1/2、4-1/2、5-1/2）构成的半导体层；在所述半导体层中接于所述半导体层形成的多个鳍片（5-1；3-2、4-2、5-2），其中至少两个鳍片（5-1；3-2、4-2、5-2）分别包括不同数目的半导体子层（2、3-1/2、4-1/2、5-1/2），且具有不同的高度。因此，能够在同一晶片上集成具有不同尺寸的多个半导体器件，并提供具有不同驱动能力的器件。

公开(公告)号：WO2013029311A1

公开(公告)日：2013-03-07

申请号：PCT/CN2011/082413

申请日：2011-11-18

Applicant: 中国科学院微电子研究所 ,  朱慧珑 ,  尹海洲 ,  骆志炯

Inventor： 朱慧珑 ,  尹海洲 ,  骆志炯

IPC: H01L27/088 ,  H01L29/78 ,  H01L21/8234 ,  H01L21/336

CPC classification number: H01L21/845 ,  H01L27/1211

Abstract: 一种半导体器件及其制造方法。半导体器件包括：半导体层（1），对半导体层（1）构图儿形成的第一鳍片（Fin-1）,对半导体层（1）构图而形成的第二鳍片(Fin-2），第一鳍片（Fin-1）与第二鳍片（Fin-2）的顶面持平，底面接于半导体层（1），且第二鳍片（Fin-2）的高度高于第一鳍片（Fin-1）的高度。如此能够在同一晶片上集成具有不同尺寸的多个半导体器件，缩短工艺流程并降低制造成本，提供具有不同驱动能力的器件。