公开(公告)号：CN117810261A

公开(公告)日：2024-04-02

申请号：CN202311532798.X

申请日：2023-11-16

申请人： 中国科学院微电子研究所 ,  北京知识产权运营管理有限公司

发明人： 殷华湘 ,  曹磊 ,  张青竹 ,  姚佳欣 ,  李庆坤 ,  李葱葱

IPC分类号： H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L23/367

摘要： 本发明涉及一种底部非对称介质隔离的围栅器件及制备方法。围栅器件：衬底；设置于所述衬底上方的纳米片堆栈部；其中，所述纳米片堆栈部包括多个纳米片形成的叠层，所述纳米片形成的叠层构成多个导电沟道；环绕式栅极，其环绕所述纳米片堆栈部；源极和漏极，分别位于所述纳米片堆栈部的相对的两侧；源极与环绕式栅极之间，以及漏极与环绕式栅极之间都设置侧墙；所述纳米片堆栈部与所述衬底之间通过介质层隔离，以及所述源极和所述漏极的其中一个与所述衬底之间通过介质层隔离，另一极与所述衬底之间直接连接。本发明在围栅器件底部利用绝缘介质形成非对称介质隔离结构，从而增加围栅器件自热效应严重区域的散热路径，并有效抑制底部寄生沟道漏电。

公开(公告)号：CN115295416B

公开(公告)日：2024-10-01

申请号：CN202210809638.4

申请日：2022-07-11

申请人： 中国科学院微电子研究所 ,  北方集成电路技术创新中心(北京)有限公司

发明人： 殷华湘 ,  张青竹 ,  姚佳欣 ,  曹磊

IPC分类号： H01L21/336 ,  H01L29/78 ,  H01L29/06 ,  B82Y40/00

摘要： 本发明涉及一种抑制沟道漏电的堆叠纳米片CMOS GAA‑FET中的制备方法，通过在衬底上表面分别通过沉积掺杂薄膜，在PMOS与NMOS区域分别形成N型介质掺杂区和P型介质掺杂区；在后继CMOS GAA‑FET集成制造工艺中，通过P型和N型掺杂氧化物有选择性的进行GP扩散掺杂以抑制GAA‑FET中亚fin(sub‑fin)寄生沟道漏电的制造方法。该制造方法从而可以形成表面高浓度的余误差掺杂分布，并且抑制常规GP高能量离子注入所带来的表面损伤和颗粒沾污。

公开(公告)号：CN118366993A

公开(公告)日：2024-07-19

申请号：CN202410479444.1

申请日：2024-04-19

申请人： 中国科学院微电子研究所

发明人： 姚佳欣 ,  魏延钊 ,  王宇 ,  张青竹 ,  殷华湘

IPC分类号： H01L27/092 ,  H01L29/51 ,  H01L21/8238 ,  B82Y10/00 ,  B82Y30/00 ,  B82Y40/00

摘要： 本申请提供一种堆叠纳米片环栅场效应晶体管及其制造方法，衬底具有多个第一掺杂区域和多个第二掺杂区域，第一掺杂区域上方具有堆叠的多个第一半导体层，第二掺杂区域上方具有堆叠的多个第二半导体层；在多个第一半导体层之间，以及多个第二介质层之间，具有依次包围的界面氧化层、隔离层、第一高k介质层、第二高k介质层和金属栅，位于第一目标区域内的第一高k介质层的第一厚度，与位于第二目标区域内的第一高k介质层的第二厚度不同。实现CMOS器件多阈值与单种器件多阈值，另外，第一高k介质层和第二高k介质层位于隔离层的外侧，能够降低阈值电压的调整范围，从而能够更加精细的调整阈值电压变化，实现对阈值电压的精确调整。

公开(公告)号：CN118136665A

公开(公告)日：2024-06-04

申请号：CN202311363144.9

申请日：2023-10-20

申请人： 中国科学院微电子研究所

发明人： 张青竹 ,  李恋恋 ,  都安彦 ,  殷华湘 ,  曹磊 ,  姚佳欣 ,  张兆浩 ,  李庆坤 ,  桑冠荞

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L21/336 ,  B82Y10/00 ,  B82Y30/00 ,  B82Y40/00

摘要： 本发明涉及一种空气侧墙堆叠纳米片环栅器件及制备方法。一种空气侧墙堆叠纳米片环栅器件，其包括：衬底，所述衬底上设有第一介质层；所述第一介质层内设有空隙阵列，所述空隙阵列包括多个空隙单元，每个空隙单元在所述衬底上方呈鳍式；设置于所述空隙单元上方的纳米片堆栈部，其中，所述纳米片堆栈部包括多个纳米片形成的叠层，所述纳米片形成的叠层构成多个导电沟道；环绕式栅极，其环绕所述纳米片堆栈部；源漏区，位于所述纳米片堆栈部的相对的两侧，所述源漏区与环绕式栅极之间设置有空侧墙；所述空隙阵列内部和所述空侧墙内部填充有空气、还原性气体或者惰性气体中的至少一种。本发明实现了全空气侧墙隔离，大幅降低了器件的寄生电容，并且工艺稳定，结构可以精确控制。

公开(公告)号：CN113178489B

公开(公告)日：2024-04-02

申请号：CN202110232817.1

申请日：2021-03-03

申请人： 中国科学院微电子研究所

发明人： 张青竹 ,  殷华湘 ,  曹磊 ,  张兆浩 ,  田佳佳 ,  顾杰 ,  李俊杰 ,  姚佳欣 ,  李永亮 ,  张永奎 ,  吴振华 ,  赵鸿滨 ,  罗军 ,  王文武 ,  屠海令 ,  叶甜春

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L29/423 ,  H01L29/10 ,  H01L21/336

摘要： 本发明涉及一种Z2‑FET器件及其制备方法、一种半导体器件，Z2‑FET器件包括：SOI衬底；纳米片堆栈部，其设置在所述SOI衬底上，形成多个导电沟道；环绕式栅极，其环绕于纳米堆栈部周围；纳米片堆栈部包括；纳米片形成的叠层及位于相邻纳米片之间的支撑结构，支撑结构是第一半导体形成的，纳米片是第二半导体形成的；所述第二半导体纳米片的宽度大于支撑结构的宽度；纳米片堆栈部两端设置有掺杂类型相反的源极和漏极；源极和环绕式栅极之间设置有非栅控区域。将Z2‑FET器件工作机制与新型Fishbone FET结构相结合，这一方面可以提升器件的栅控范围，同时在增加器件开关特性的同时也兼顾了工作电流的增加。

公开(公告)号：CN117374076A

公开(公告)日：2024-01-09

申请号：CN202310511961.8

申请日：2023-05-08

申请人： 中国科学院微电子研究所

发明人： 殷华湘 ,  赵朋 ,  吴振华 ,  姚佳欣

IPC分类号： H01L27/088 ,  H01L21/77

摘要： 本发明公开了一种三维堆叠场效应晶体管(3DS FET)及其制造方法。根据实施例，3DS FET可以包括设置在衬底上的下有源区、在下有源区上方的上有源区以及栅堆叠。下有源区包括衬底上沿第一方向延伸的鳍和分别在鳍在第一方向上的相对两端处的下源/漏部。上有源区包括：一个或多个纳米片，其中最下方的纳米片与鳍在相对于衬底的竖直方向上间隔开；以及分别在所述一个或多个纳米片在第一方向上的相对两端处的上源/漏部。栅堆叠在与第一方向相交的第二方向上延伸，以与鳍和所述一个或多个纳米片相交。

公开(公告)号：CN116825844A

公开(公告)日：2023-09-29

申请号：CN202310142862.7

申请日：2023-02-14

申请人： 中国科学院微电子研究所

发明人： 姚佳欣 ,  曹磊 ,  李庆坤 ,  张青竹 ,  殷华湘

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L21/336

摘要： 本申请提供一种半导体器件及其制备方法，在衬底表面的一侧外延生长超晶格叠层；刻蚀形成多个鳍片；在鳍片上沉积假栅；淀积并刻蚀形成栅极第三侧墙，刻蚀鳍片两端至衬底表面，在刻蚀后鳍片的两端形成内侧墙；对第二半导体层进行导电元素掺杂和激活退火；外延生长源漏极，源漏极的材料为掺杂导电元素的半导体材料；去除假栅，刻蚀第一半导体层，实现第二半导体层纳米片的沟道释放，纳米片形成的叠层构成为多个导电沟道；形成环绕式栅极，环绕于纳米片堆叠层周围。本申请通过对第二半导体层进行掺杂后，再外延源漏形成缓冲区结构，从而能抑制源漏与沟道交叠区域带带隧穿漏电，降低了寄生沟道的影响，有效抑制了器件漏电，减轻了器件电学性能的退化。

公开(公告)号：CN115832078A

公开(公告)日：2023-03-21

申请号：CN202211491362.6

申请日：2022-11-25

申请人： 中国科学院微电子研究所

发明人： 张青竹 ,  韩燕楚 ,  刘阳 ,  曹磊 ,  姚佳欣 ,  张亚东 ,  桑冠荞 ,  张兆浩 ,  殷华湘

IPC分类号： H01L31/028 ,  H01L31/0352 ,  H01L31/0392 ,  H01L31/10 ,  H01L31/109 ,  H01L31/18

摘要： 本申请提供一种光电探测器及其制造方法，在目标衬底上形成有多层光电探测膜层，光电探测膜层包括依次层叠的第一类型掺杂的第一膜层、第二膜层和第二类型掺杂的第三膜层，第一类型掺杂和第二类型掺杂中的其中一个为P型掺杂，另一个为N型掺杂，也就是说，第一类型掺杂的第一膜层、第二膜层和第二类型掺杂的第三膜层构成了一个基于硅锗/硅异质结的光电探测膜层，即构成了一个光电探测单元，能够实现光电转化，多层光电探测膜层重复交叠，即多个光电探测单元的垂直串联，能够直接提高光电探测器的光电转化效率，并且不同数量的光电探测膜层也能对应不同的光生电动势，实现对于光电探测器光生电动势的调控需求。

公开(公告)号：CN115799256A

公开(公告)日：2023-03-14

申请号：CN202211549643.2

申请日：2022-12-05

申请人： 中国科学院微电子研究所

发明人： 殷华湘 ,  姚佳欣 ,  魏延钊

IPC分类号： H01L27/088 ,  H01L27/092 ,  H01L21/8238 ,  H01L21/8234

摘要： 本发明属于半导体技术领域，具体涉及一种半导体器件及其制备方法。本发明设计的半导体器件包含衬底，位于衬底上方的NMOS区和PMOS区；其中，NMOS区包含第一NMOS区与第二NMOS区，第一NMOS区包含第一纳米片阵列，第二NMOS区包含第二纳米片阵列；PMOS区包含第一PMOS区与第二PMOS区，第一PMOS区包含第三纳米片阵列，第二PMOS区包含第四纳米片阵列；且第一纳米片阵列、第二纳米片阵列、第三纳米片阵列、第四纳米片阵列中每个纳米片沟道的外侧分别环绕有栅极电介质层，该栅极电介质层包含界面层，且该栅极电介质层还包含依次覆盖界面层的第一高k介质层、第二高k介质层与第三高k介质层；或者该栅极电介质层还包含依次覆盖界面层的第三高k介质层、第二高k介质层与第一高k介质层；其中，第一高k介质层与第三高k介质层的极性不同，第一高k介质层与第二高k介质层形成的电偶极子电场与第三高k介质层与第二高k介质层形成的电偶极子电场不同，在退火后改变IL中Si‑O极性强度，以此来实现器件不同位置的阈值调控。

公开(公告)号：CN115719707A

公开(公告)日：2023-02-28

申请号：CN202211520488.1

申请日：2022-11-30

申请人： 中国科学院微电子研究所

发明人： 姚佳欣 ,  魏延钊 ,  曹磊 ,  张青竹 ,  殷华湘

IPC分类号： H01L21/336 ,  H01L29/78 ,  H01L29/06 ,  H01L29/10 ,  H01L29/08 ,  H01L29/423

摘要： 本申请提供一种围栅器件及其制造方法，提供衬底；在衬底上形成具有第一掺杂的缓冲层；缓冲层包括第一掺杂区和位于第一掺杂区上方的第二掺杂区，第一掺杂区的掺杂浓度为第一掺杂浓度，第二掺杂区的掺杂浓度为第二掺杂浓度，第一掺杂浓度高于第二掺杂浓度；在缓冲层上形成第一外延层和第二外延层交替层叠的堆叠层；在堆叠层、缓冲层和衬底中形成鳍，鳍的中部为沟道区；将沟道区中的第一外延层去除，并形成包围沟道区中第二外延层的栅极。这样，掺杂浓度较大的第一掺杂区可以抑制亚Fin寄生体硅沟道的关态漏电，掺杂浓度较小的第二掺杂区可以抑制亚Fin寄生体硅沟道与源漏区之间的隧穿电流，从而最大程度地在关态下抑制器件漏电，提高器件性能。