ESD保护单元的测试及加固方法

    公开(公告)号:CN110504185A

    公开(公告)日:2019-11-26

    申请号:CN201910798587.8

    申请日:2019-08-27

    IPC分类号: H01L21/66

    摘要: 本发明公开了一种ESD保护单元的测试及加固方法,ESD保护单元设置在待测试芯片中,包括:对待测试芯片施加ESD放电应力;对待测试芯片的管脚进行监测,根据监测结果判断是否为ESD失效;若判断结果为ESD失效,则对待测试芯片进行开封,通过结构分析确定待测试芯片的ESD保护单元中的失效点;对ESD保护单元中的失效点进行加固仿真测试;在测试结果满足要求时,对待测试芯片进行加固;对加固后的芯片重新施加ESD放电应力,并进行监测,直至结果判断为ESD有效为止。本实施例提供的ESD保护单元的测试及加固方法,通过EDA软件对ESD保护单元进行仿真测试,保证芯片通过ESD设计要求并在正常工作状态下具备较高的鲁棒性。

    用于芯片电磁干扰测试的测试装置及测试方法

    公开(公告)号:CN112505467A

    公开(公告)日:2021-03-16

    申请号:CN202110122430.0

    申请日:2021-01-29

    IPC分类号: G01R31/00

    摘要: 本发明涉及电磁干扰测试技术领域,提供一种用于芯片电磁干扰测试的测试装置及测试方法。所述测试装置包括:测试主板、信号发生器、耦合网络探头以及用于放置芯片的测试子板;所述测试子板包括与芯片的多个引脚对应连接的引出电路;所述耦合网络探头与引出电路和信号发生器连接,用于将信号发生器产生的电磁干扰信号传递至引出电路,以通过引出电路将电磁干扰信号引入芯片;所述测试主板与所述测试子板连接,用于获取芯片在所述电磁干扰信号的干扰下产生的信号数据。本发明通过将电磁干扰信号直接引入集成电路芯片,以准确评估芯片各个引脚的抗电磁干扰能力,为改进芯片内部电路设计提供参考,以提升芯片的抗电磁干扰能力。

    用于精确判定等离子体刻蚀机刻蚀芯片终点的监测方法

    公开(公告)号:CN109148316A

    公开(公告)日:2019-01-04

    申请号:CN201811042338.8

    申请日:2018-09-07

    IPC分类号: H01L21/66

    CPC分类号: H01L22/12

    摘要: 本发明公开了一种用于精确判定等离子体刻蚀机刻蚀芯片终点的监测方法,其基于等离子体刻蚀机,且等离子体刻蚀机的反应仓的顶部开设有观察窗,且观察窗的上方设置有显微镜,用于精确判定等离子体刻蚀机刻蚀芯片终点的监测方法包括以下步骤:步骤一:将芯片放入等离子体刻蚀机的反应仓中;步骤二:等离子体刻蚀机的控制系统进行常规设置刻蚀芯片;步骤三:完成刻蚀流程后暂不取出芯片,通过显微镜透过观察窗实时观察芯片的刻蚀进度;以及步骤四:根据芯片的刻蚀进度确定是否为芯片的刻蚀终点。借此,本发明的用于精确判定等离子体刻蚀机刻蚀芯片终点的监测方法,实时观察刻蚀进度,可以精确判定等离子体刻蚀机刻蚀芯片的终点。