具有数据线切换方案的存储器系统

    公开(公告)号:CN102405499A

    公开(公告)日:2012-04-04

    申请号:CN200980158609.9

    申请日:2009-09-29

    IPC分类号: G11C8/12 G11C13/00

    摘要: 一种包括三维存储器阵列的存储系统,其具有多层组合成块的非易失性存储元件。每个块包括用于有选择地将第一类型阵列线(例如比特线)子集与相应的局部数据线耦合的第一选择电路子集。每个块包括用于有选择地将连接到控制电路的相应局部数据线的子集与全局数据线耦合的第二选择电路子集。为了增加存储器操作的性能,第二选择电路能够彼此独立地改变其选择。例如,对多组非易失性存储元件中每一组的第一非易失性存储元件并发执行存储器操作。独立地检测关于每一组所述第一非易失性存储单元的存储器操作的完成。在独立检测到关于每一组的第一非易失性存储单元的存储器操作完成后,关于相应组独立地进行对每一组第二非易失性存储元件的存储器操作。

    写入和验证电路及其用于写入并验证电阻性存储器的方法

    公开(公告)号:CN106205725A

    公开(公告)日:2016-12-07

    申请号:CN201510241235.4

    申请日:2015-05-13

    发明人: 黄科颖

    IPC分类号: G11C29/08 G11C13/00

    摘要: 本发明提供一种写入和验证电路及其用于写入并验证电阻性存储器的方法。所述方法的步骤包含:在写入和验证期间启用对应于所述电阻性存储器的至少一个选择电阻性存储器单元的至少一个字线信号;提供位线电压至所述选择电阻性存储器单元,其中所述位线电压在所述写入和验证期间自第一电压电平到第二电压电平连续地增加或减小;以及测量通过所述位线的检测电流,和根据所述检测电流及参考电流确定所述写入和验证期间的结束时间点。本发明通过检测位线上的检测电流,可有效率地获得写入和验证期间的结束时间点,且可改良对RRAM进行的写入和验证操作的性能。