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公开(公告)号：CN108695339A
公开(公告)日：2018-10-23
申请号：CN201810311074.5
申请日：2018-04-09
Applicant: 三星电子株式会社
IPC: H01L27/11582
Abstract: 本发明提供了一种三维半导体装置及其制造方法。三维半导体装置包括：堆叠结构，其包括交替地堆叠在衬底上的绝缘层和电极；衬底与堆叠结构之间的水平半导体图案；竖直半导体图案，其穿过堆叠结构，并且连接至水平半导体图案；以及位于堆叠结构的一侧的共源极插塞。堆叠结构、水平半导体图案和共源极插塞在第一方向上延伸。水平半导体图案包括在第一方向上延伸的第一侧壁。第一侧壁具有朝着共源极插塞突出的突起。
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公开(公告)号：CN106887404A
公开(公告)日：2017-06-23
申请号：CN201710151188.3
申请日：2013-07-11
Applicant: 三星电子株式会社
IPC: H01L21/768 , H01L23/48
CPC classification number: H01L27/11582 , H01L23/5384 , H01L27/11556 , H01L27/11565 , H01L27/2409 , H01L27/2481 , H01L27/249 , H01L29/7827 , H01L45/04 , H01L45/06 , H01L45/1226 , H01L45/144 , H01L45/146 , H01L45/147 , H01L45/148 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了一种半导体装置及其制造方法，所述半导体装置包括交替并竖直地堆叠在基板上的多个第一绝缘层和多个第二层。所述多个第二层中的每个第二层包括通过第二绝缘层水平分离的水平电极。接触塞贯穿所述多个第一绝缘层和所述多个第二层中的第二绝缘层。
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公开(公告)号：CN102005456B
公开(公告)日：2014-10-22
申请号：CN201010264991.6
申请日：2010-08-26
Applicant: 三星电子株式会社
IPC: H01L27/105 , H01L23/00 , H01L23/485
CPC classification number: H01L27/11575 , H01L27/1157 , H01L27/11582 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了一种半导体存储器件，包括：实质上平面状的衬底；相对于衬底垂直的存储串，该存储串包括多个存储单元；以及多条伸长的字线，每条字线包括实质上平行于衬底且连接至存储串的第一部分、以及相对于衬底实质上倾斜并且在衬底上延伸的第二部分；其中，多条字线中的第一组与放置在存储串的第一侧的第一导线电连接，多条字线中的第二组与放置在存储串的第二侧的第二导线电连接。
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公开(公告)号：CN102467965A
公开(公告)日：2012-05-23
申请号：CN201110363170.2
申请日：2011-11-16
Applicant: 三星电子株式会社
CPC classification number: G11C16/14 , G11C16/0483 , G11C16/16 , G11C16/30 , H01L27/11582 , H01L29/7926
Abstract: 本发明提供了一种非易失性存储装置、擦除方法及包括该非易失性存储装置的存储系统。所述非易失性存储装置包括衬底和设置在所述衬底上的多个单元串，所述多个单元串中的每个单元串包括在垂直于所述衬底的方向上堆叠的多个单元晶体管，所述擦除方法包括步骤：将接地电压施加到与所述多个单元串的多个接地选择晶体管相连接的接地选择线；将接地电压施加到与所述多个单元串的多个串选择晶体管相连接的多个串选择线；将字线擦除电压施加到与所述多个单元串的多个存储单元相连接的多个字线；将擦除电压施加到所述衬底；响应所述擦除电压的施加来控制所述接地选择线的电压；和响应所述擦除电压的施加来控制所述多个串选择线的电压。
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Patent Agency Ranking
公开(公告)号：CN119173037A
公开(公告)日：2024-12-20
申请号：CN202410163531.6
申请日：2024-02-05
Applicant: 三星电子株式会社
Abstract: 一种三维半导体存储器件可以包括：外围衬底上的外围电路结构；外围电路结构上的单元阵列结构，该单元阵列结构包括单元阵列区域和外部区域；单元阵列区域上的源极结构；外部区域上的基底图案；单元竖直结构，在单元阵列区域中延伸到单元阵列结构中，并且电连接到源极结构；外部竖直结构，在外部区域中延伸到单元阵列结构中；以及填充图案，从外部竖直结构延伸并且延伸到基底图案中。填充图案限定空隙，单元竖直结构的顶端距外围衬底第一距离，并且源极结构的顶表面距外围衬底第二距离。
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公开(公告)号：CN118714849A
公开(公告)日：2024-09-27
申请号：CN202410334553.4
申请日：2024-03-22
Applicant: 三星电子株式会社
Abstract: 提供了半导体装置和数据存储系统。半导体装置包括：第一半导体结构，其包括在第一衬底上的电路元件、在电路元件上的下互连结构、以及在下互连结构上的下接合结构；以及第二半导体结构，其包括：在第一半导体结构上的第二衬底、分隔第二衬底并且被设置为彼此间隔开的分隔绝缘图案、堆叠以彼此间隔开的栅电极、穿过栅电极并且被设置为彼此间隔开的分隔区域、穿过栅电极的沟道结构、在栅电极下方的上互连结构、以及接合到下接合结构的上接合结构，其中，分隔绝缘图案包括在分隔区域上的第一分隔绝缘图案、以及在沟道结构之间并穿过第二衬底的第二分隔绝缘图案。
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公开(公告)号：CN110797345B
公开(公告)日：2024-07-23
申请号：CN201910530079.1
申请日：2019-06-19
Applicant: 三星电子株式会社
Abstract: 提供了一种垂直存储器件，其包括：多个第一栅电极，在衬底的单元区域上堆叠，并在基本垂直于衬底的上表面的垂直方向上彼此间隔开；沟道，延伸穿过所述多个第一栅电极并且在垂直方向上延伸；第一接触插塞结构，与所述多个第一栅电极中的相应的第一栅电极接触，在垂直方向上延伸，并且包括第一金属图案、覆盖第一金属图案的下表面和侧壁的第一阻挡图案以及覆盖第一阻挡图案的下表面和侧壁的第一金属硅化物图案；以及第二接触插塞结构，在衬底的外围电路区域上沿垂直方向延伸，并且包括第二金属图案以及覆盖第二金属图案的下表面和侧壁的第二阻挡图案。
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公开(公告)号：CN117881192A
公开(公告)日：2024-04-12
申请号：CN202311295715.X
申请日：2023-10-08
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器件可以包括：单元基板；模制结构，包括堆叠在单元基板上的多个栅电极；沟道结构，贯穿模制结构；串选择线，在模制结构上；串选择沟道结构，贯穿串选择线并且接触沟道结构；防电弧接触部，贯穿模制结构；绝缘图案，在防电弧接触部和多个栅电极之间；以及防电弧绝缘图案，贯穿串选择线以与防电弧接触部接触。
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公开(公告)号：CN108695339B
公开(公告)日：2023-09-05
申请号：CN201810311074.5
申请日：2018-04-09
Applicant: 三星电子株式会社
Abstract: 本发明提供了一种三维半导体装置及其制造方法。三维半导体装置包括：堆叠结构，其包括交替地堆叠在衬底上的绝缘层和电极；衬底与堆叠结构之间的水平半导体图案；竖直半导体图案，其穿过堆叠结构，并且连接至水平半导体图案；以及位于堆叠结构的一侧的共源极插塞。堆叠结构、水平半导体图案和共源极插塞在第一方向上延伸。水平半导体图案包括在第一方向上延伸的第一侧壁。第一侧壁具有朝着共源极插塞突出的突起。
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