-
公开(公告)号：CN116097917A
公开(公告)日：2023-05-09
申请号：CN202180003353.5
申请日：2021-08-31
申请人： 长江存储科技有限责任公司
IPC分类号： H10B41/40
摘要： 在某些方面中，一种三维(3D)存储器器件包括第一半导体结构、第二半导体结构以及在第一半导体结构与第二半导体结构之间的键合界面。第一半导体结构包括外围电路。第二半导体结构包括存储器单元阵列和耦合到存储器单元并且各自在垂直于第一方向的第二方向上延伸的多条位线。存储器单元中的每一个存储器单元包括在第一方向上延伸的垂直晶体管和耦合到垂直晶体管的存储单元。垂直晶体管包括在第一方向上延伸的半导体主体，以及与半导体主体的所有侧面接触的栅极结构。位线中的相应一条位线和相应存储单元在第一方向上耦合到存储器单元中的每一个存储器单元的相对端部。存储器单元阵列经过键合界面耦合到外围电路。
-
公开(公告)号：CN116075156A
公开(公告)日：2023-05-05
申请号：CN202211450518.6
申请日：2022-11-17
申请人： 上海华虹宏力半导体制造有限公司
摘要： 本发明提出了一种半导体器件的形成方法，其在所提供的包括逻辑区的半导体衬底的表面上依次形成有耦合氧化层和浮栅层，对所述浮栅层和所述耦合氧化层采用CDE刻蚀机台进行先后两次刻蚀工艺，使耦合氧化层在两次刻蚀后都能保留预设厚度。由于本发明采用的CDE刻蚀机台对形成浮栅层的多晶硅和形成耦合氧化层的氧化硅具有较高的选择比，因此，在对浮栅层的多晶硅进行第一次刻蚀时，不会对浮栅层下面的耦合氧化层造成刻蚀损伤，影响后续对耦合氧化层为达到第二预设厚度的第二次湿法刻蚀，从而在保持Non‑cell Chip的器件性能与embedded flash芯片中的逻辑器件性能match的同时，简化Non‑cell Chip芯片的半导体制造工艺，达到减低工艺成本的目的。
-
公开(公告)号：CN114242723B
公开(公告)日：2023-03-24
申请号：CN202111304880.8
申请日：2021-11-05
申请人： 中国电子科技集团公司第五十八研究所
摘要： 本发明公开一种高驱动Sense‑Switch型pFLASH开关单元结构及其制备方法，属于微电子集成电路领域。通过浮栅电荷共享的方式实现编程/擦除管对信号传输管的开关态，实现电荷共享方式为BTBT编程和FN擦除方式；所述FLASH开关单元是制作在硅基的深N阱中，并将信号传输管与编程/擦除管的有源区有效隔离；所述FLASH开关单元的栅氧层下方信号传输管有源区存在多个绝缘沟槽，能够提供更大的电流；所述信号传输管栅氧层与编程/擦除管的隧道氧化层是同膜层，是采用低压掺N氧化工艺实现；其余均采用业界标准工艺制作完成。本发明兼容于CMOS工艺，不仅具有良好的电荷保持特性、耐久性、阈值窗口宽，而且具有抗总剂量能力强、编程效率高、驱动能力强等优点。
-
公开(公告)号：CN115707242A
公开(公告)日：2023-02-17
申请号：CN202210862332.5
申请日：2022-07-21
申请人： 三星电子株式会社
摘要： 一种半导体器件包括单元区域和外围电路区域。单元区域包括：堆叠在衬底上的栅电极层；沿第一方向延伸、延伸穿过栅电极层并连接到衬底的沟道结构；以及沿第二方向延伸并在栅电极层上方连接到沟道结构的位线。外围电路区域包括连接到位线的页缓冲器。每个页缓冲器包括第一元件和第二元件，第一元件和第二元件在第二方向上彼此相邻并且在第二方向上共享在第一元件的第一栅极结构和第二元件的第二栅极结构之间的公共有源区域。公共有源区域的边界包括沿与第二方向形成0度和90度之间的角度的倾斜方向延伸的倾斜边界。
-
公开(公告)号：CN115692180A
公开(公告)日：2023-02-03
申请号：CN202211452020.3
申请日：2022-11-21
申请人： 华虹半导体(无锡)有限公司
IPC分类号： H01L21/033 , H01L21/306 , H10B41/00 , H10B41/40
摘要： 本发明提供一种增加闪存器件工艺窗口的方法，方法包括：提供一半导体结构，半导体结构包括第一存储器件区及第二存储器件区，且半导体结构包括衬底、栅氧化层、浮栅多晶硅层、栅间介质层及控制栅多晶硅层；于半导体结构的表面形成第一阻挡层及第二阻挡层；刻蚀第二阻挡层、第一阻挡层、控制栅多晶硅层、栅间介质层及浮栅多晶层以形成字线填充沟槽；于字线填充沟槽内形成字线多晶硅层；利用化学机械研磨工艺对字线多晶硅层进行研磨以形成字线；去除第二阻挡层。通过本发明解决了以现有的氧化层作为硬掩膜层导致同一晶圆不同区域或不同晶圆的硬掩膜层的厚度差异较大，且产生负有载效应的问题。
-
公开(公告)号：CN118591185A
公开(公告)日：2024-09-03
申请号：CN202410688766.7
申请日：2024-05-30
申请人： 华虹半导体(无锡)有限公司
IPC分类号： H10B41/40 , G11C29/54 , H10B43/40 , H01L23/544
摘要： 本申请涉及半导体集成电路制造技术领域，具体涉及闪存器件结构及其制造方法。该方法包括：同步地在闪存电容测试区和高压器件区上依次形成包含第一氧化层、氮化物层和第二氧化层的层间介质层；同步地在闪存电容测试区、高压器件区和逻辑区上形成第二多晶硅；在第一掩模板的遮蔽作用下，以高压器件区区第二氧化层为刻蚀停止层，刻蚀去除位高压器件区中的第二多晶硅；在第二掩模板的遮蔽作用下，以闪存电容测试区第二氧化层为刻蚀停止层，同步地刻蚀去除靠近闪存电容测试区高压器件区位置处的第二多晶硅和逻辑区部分位置的第二多晶硅，以实现闪存电容测试区部分第二多晶硅与高压器件区分开刻蚀。
-
公开(公告)号：CN118382299A
公开(公告)日：2024-07-23
申请号：CN202410804963.0
申请日：2024-06-20
申请人： 北京超弦存储器研究院
发明人： 曾盼
摘要： 本申请提供了一种半导体器件及其制造方法、电子设备。该半导体器件的制造方法包括：对覆盖有掩模结构的初始衬底进行刻蚀，形成衬底结构。衬底结构包括位于第一区域的第一底部、第二区域的第一斜坡部和位于第三区域的基础部。第一斜坡部一端与第一底部齐平，沿第一方向逐渐增厚至另一端与基础部齐平，第一方向平行于初始衬底。在衬底结构上依次形成堆叠层、停止结构和缓冲层。停止结构至少覆盖第一堆叠部。对缓冲层和堆叠层进行研磨，直到第二区域的堆叠层与第一区域的停止结构齐平，形成堆叠结构。堆叠结构包括交替设置的信号线层和介质层，第二区域的堆叠结构沿第一方向交替露出信号线层和介质层。本申请实施例可有效提高半导体器件的性能。
-
公开(公告)号：CN118234233B
公开(公告)日：2024-07-23
申请号：CN202410642552.6
申请日：2024-05-22
申请人： 北京超弦存储器研究院
摘要： 一种半导体器件及其制造方法、电子设备，涉及半导体技术领域，半导体器件包括：多个存储单元，分布于不同层沿着垂直衬底方向堆叠；字线，贯穿不同层的存储单元沿着垂直衬底方向延伸；存储单元包括平行分布的第一晶体管和第二晶体管，第一晶体管的第一半导体层形成平行延伸开口朝向第二晶体管的凹槽；第一晶体管的第一栅电极设置在凹槽内靠近凹槽的底壁一侧，字线沿垂直于衬底方向贯穿凹槽；第二晶体管的第二半导体层设置在凹槽内且环绕字线的侧壁，且第二半导体层与第一栅电极连接，字线填充凹槽。本公开实施例提供的方案，第二半导体层环绕字线，字线填充第一半导体层形成的凹槽，可以使用字线同时控制第一晶体管和第二晶体管，减小器件的面积。
-
公开(公告)号：CN118366968A
公开(公告)日：2024-07-19
申请号：CN202310083028.5
申请日：2023-01-19
摘要： 一种测试结构、晶圆结构及其形成方法和测试方法，所述第一测试插塞贯穿所述测试控栅层且与所述测试浮栅层电连接；所述第二测试插塞位于所述第一测试字线层上且与所述第一测试字线层电连接。因此通过所述第一测试插塞和所述第二测试插塞，能够分别实现对所述测试浮栅层和所述第一测试字线层的电连接，能够对所述测试浮栅层和所述第一测试字线层加载电压，从而通过所述第一测试氧化层实现对所述第一氧化层的可靠性测试。
-
公开(公告)号：CN110880510B
公开(公告)日：2024-07-12
申请号：CN201811035884.9
申请日：2018-09-06
申请人： 长鑫存储技术有限公司
发明人： 请求不公布姓名
摘要： 本发明提供一种半导体器件结构及其制备方法，制备方法包括：提供半导体衬底，形成有若干个有源区及隔离有源区的隔离结构，每一有源区包括第一接触区及第二接触区；基于不同材料之间不同的刻蚀选择比于有源区内形成若干个栅沟槽结构，以分离第一接触区与第二接触区，栅沟槽结构包括沟槽主体及微沟结构，栅沟槽结构的最大深度小于隔离结构的深度；于栅沟槽结构的内表面形成栅介质层，并于栅沟槽结构内填充栅电极层，以形成埋入式栅极字线结构。本发明通过不同材料间的刻蚀选择比的不同形成特殊的微沟结构，简化制备工艺，提高制备精度，在保持原有器件尺寸的基础上，使沟道面积得以增加，可进一步增加传输通道的宽度，提高场效应晶体管的器件性能。
-
-
-
-
-
-
-
-
-
搜索结果
177 条记录 (耗时 0.016 秒)