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公开(公告)号：CN113141177A
公开(公告)日：2021-07-20
申请号：CN202110057326.8
申请日：2021-01-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/20
Abstract: 一种时钟门控电路，包括NOR逻辑门、传输门、交叉耦合对的晶体管以及第一晶体管。NOR逻辑门耦合到第一节点，并接收第一使能信号和第二使能信号，并输出第一控制信号。传输门耦合在第一节点与第二节点之间，并接收第一控制信号、反相时钟输入信号和时钟输出信号。交叉耦合对的晶体管耦合在第二节点与输出节点之间，并接收至少第二控制信号。第一晶体管包括：被配置为接收反相时钟输入信号的第一栅极端子；耦合到输出节点的第一漏极端子；以及耦合到参考电源的第一源极端子。第一晶体管响应于反相时钟输入信号来调节时钟输出信号。本发明的实施例还涉及操作时钟门控电路的方法。
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公开(公告)号：CN113130443A
公开(公告)日：2021-07-16
申请号：CN202010368022.9
申请日：2020-04-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/535
Abstract: 一种集成电路包括第一金属层，此第一金属层具有邻近于第一边界的第一第一金属层条带及邻近于第二边界的第二第一金属层条带，第二边界与第一边界相对。第一第一金属层条带及第二第一金属层条带、第一边界及第二边界彼此平行。电路进一步包括第二金属层，此第二金属层具有第一第二金属层条带及邻近于第一第二金属层条带的第二第二金属层条带。第一第二金属层条带在第一第一金属层条带处连接第一金属层条带及第二第二金属层条带在第二第一金属层条带处连接第一金属层条带。第一第二金属层条带及第二第二金属层条带中的每一者彼此平行。
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公开(公告)号：CN108133933B
公开(公告)日：2021-01-22
申请号：CN201711176345.2
申请日：2017-11-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/092 , H01L27/118 , H01L27/085 , G06F30/392
Abstract: 一种集成电路结构包括第一阱、以及第一注入集合和第二注入集合。第一阱包括第一掺杂剂类型、在第一方向上延伸并具有第一宽度的第一部分、和与第一部分相邻的第二部分。第二部分在第一方向上延伸并且具有大于第一宽度的第二宽度。第一注入集合在第一阱的第一部分中，并且第二注入集合在第一阱的第二部分中。第一注入集合中的至少一个注入被配置为耦合至第一电源电压。第二注入集合中的每个注入具有不同于第一注入集合的第一掺杂剂类型的第二掺杂剂类型。本发明的实施例还涉及集成电路、用于形成集成电路的系统和方法。
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公开(公告)号：CN109427768B
公开(公告)日：2020-10-30
申请号：CN201811001159.X
申请日：2018-08-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 一种形成集成电路的方法包括：通过处理器基于设计规则组生成集成电路的布局设计并且基于该布局设计制造集成电路。该集成电路具有第一栅极。生成布局设计包括生成栅极布局图案组，生成切割部件布局图案并生成第一通孔布局图案。切割部件布局图案在第一方向上延伸、位于第一布局层级上并且与至少第一栅极布局图案重叠。栅极布局图案组在第二方向上延伸并位于第一布局层级上。第一通孔布局图案位于第一栅极布局图案上方、并且在第二方向上通过第一距离与切割部件布局图案分离。第一距离满足第一设计规则。本发明还提供了集成电路。
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公开(公告)号：CN110993599A
公开(公告)日：2020-04-10
申请号：CN201910931843.6
申请日：2019-09-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 形成集成电路的方法包括：生成第一和第二标准单元布局设计，生成在第一方向上延伸的第一组切割部件布局图案，以及基于第一或第二标准单元布局设计来制造集成电路。生成第一标准单元布局设计包括生成在第一方向上延伸，并且与在第一方向上延伸的第一组栅格线重叠的第一组导电部件布局图案。生成第二标准单元布局设计包括生成在第一方向上延伸并且与在第一方向上延伸的第二组栅格线重叠的第二组导电部件布局图案。在第一方向上延伸的第一切割部件布局图案的侧与第一或第二组栅格线的第一栅格线对准。本发明的实施例还涉及集成电路和用于设计集成电路的系统。
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Patent Agency Ranking
公开(公告)号：CN109920788A
公开(公告)日：2019-06-21
申请号：CN201811112150.6
申请日：2018-09-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 一种集成电路包括位于衬底中的有源区组、第一组导电结构、浅沟槽隔离(STI)区、栅极组和第一组通孔。有源区组在第一方向上延伸并且位于第一层级上。第一组导电结构和STI区至少在第一方向或第二方向上延伸、位于第一层级上、并且位于有源区组之间。STI区位于有源区组与第一组导电结构之间。栅极组在第二方向上延伸并与第一组导电结构重叠。第一组通孔将第一组导电结构连接至栅极组。本发明的实施例还提供了集成电路的形成方法。
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公开(公告)号：CN109872992A
公开(公告)日：2019-06-11
申请号：CN201811397389.2
申请日：2018-11-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 本发明实施例涉及具有鳍状结构的半导体装置。一种半导体装置包含鳍状结构、第一导电线、第二导电线及第一导电轨。所述鳍状结构放置于衬底上。所述第一导电线经布置以包绕所述鳍状结构的第一部分。所述第二导电线附接于所述鳍状结构的第二部分上。所述第二部分不同于所述第一部分。所述第一导电轨放置于与所述衬底上的所述第一导电线及所述第二导电线相同的层中。所述第一导电轨附接于所述第一导电线的一端及所述第二导电线的一端上以将所述第一导电线与所述第二导电线电连接。
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公开(公告)号：CN109585439A
公开(公告)日：2019-04-05
申请号：CN201810366740.5
申请日：2018-04-23
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明实施例阐述一种标准单元中金属切口的优化方法。所述方法包括：将标准单元放置在布局区域中；以及沿所述标准单元的金属内连线在远离所述标准单元的边界的位置插入金属切口。所述方法还包括：基于所述金属切口，在所述位置将所述金属内连线的金属部分从所述金属内连线的其余部分断开。
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公开(公告)号：CN109427768A
公开(公告)日：2019-03-05
申请号：CN201811001159.X
申请日：2018-08-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 一种形成集成电路的方法包括：通过处理器基于设计规则组生成集成电路的布局设计并且基于该布局设计制造集成电路。该集成电路具有第一栅极。生成布局设计包括生成栅极布局图案组，生成切割部件布局图案并生成第一通孔布局图案。切割部件布局图案在第一方向上延伸、位于第一布局层级上并且与至少第一栅极布局图案重叠。栅极布局图案组在第二方向上延伸并位于第一布局层级上。第一通孔布局图案位于第一栅极布局图案上方、并且在第二方向上通过第一距离与切割部件布局图案分离。第一距离满足第一设计规则。本发明还提供了集成电路。
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公开(公告)号：CN108231602A
公开(公告)日：2018-06-29
申请号：CN201710954200.4
申请日：2017-10-13
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G06F17/5072 , G06F2217/12 , H01L21/77 , Y02P90/265 , H01L21/50
Abstract: 一种布局方法，其包含：将多个功能单元放置于集成电路的布局中，其中所述布局对应于至少一设计文件；以及插入经配置为无切割图案的至少一填充单元，以填充在上述多个功能单元之间的至少一空区域，其中上述多个功能单元的每一者在邻接该至少一空区域的至少一边缘上包含至少一切割图案，以满足放置及布线规则的要求，并且不会违反处理限制规则。
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