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公开(公告)号：CN113497155A
公开(公告)日：2021-10-12
申请号：CN202110694898.7
申请日：2021-06-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/786 , H01L21/34 , H01L27/11504 , H01L27/11509 , H01L27/11587 , H01L27/11592 , H01L27/22 , H01L27/24
Abstract: 薄膜晶体管及其形成方法，薄膜晶体管包括：衬底；字线，设置在衬底上；半导体层，设置在衬底上，半导体层具有源极区域、漏极区域和沟道区域，该沟道区域设置在源极区域和漏极区域之间并且在垂直于衬底的平面的垂直方向上与字线重叠；氢扩散阻挡层，在垂直方向上与沟道区域重叠；栅极介电层，设置在沟道区域和字线之间；以及源电极和漏电极，分别电耦接至源极区域和漏极区域。
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公开(公告)号：CN113488484A
公开(公告)日：2021-10-08
申请号：CN202110476646.7
申请日：2021-04-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11587 , H01L27/1159 , H01L27/11597
Abstract: 提供了包括第一堆叠结构和第二堆叠结构以及第一导电柱和第二导电柱的三维存储器器件。第一堆叠结构包括沿垂直方向堆叠的第一堆叠层。第一堆叠层的每个包括第一栅极层、第一沟道层以及第一栅极层和沟道层之间的第一铁电层。第二堆叠结构与第一堆叠结构横向间隔开，并且包括沿垂直方向堆叠的第二堆叠层。第二堆叠层的每个包括第二栅极层、第二沟道层以及第二栅极层和沟道层之间的第二铁电层。第一栅极层和第二栅极层设置在第一铁电层和第二铁电层之间，以及第一导电柱和第二导电柱沿垂直方向延伸并且分别与第一沟道层和第二沟道层接触。本申请的实施例还涉及制造三维存储器器件的方法。
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公开(公告)号：CN113299662A
公开(公告)日：2021-08-24
申请号：CN202110577128.4
申请日：2021-05-26
Applicant: 台湾积体电路制造股份有限公司
Inventor： 吕俊颉 , 乔治奥斯韦理安尼堤斯 , 马可范达尔 , 杨世海 , 林佑明
IPC: H01L27/11587 , H01L27/1159 , H01L27/11597
Abstract: 一种器件包括多层堆叠、沟道层、铁电层及缓冲层。所述多层堆叠设置在衬底上且包括交替堆叠的多个导电层及多个介电层。沟道层穿透过所述多个导电层及所述多个介电层。铁电层设置在沟道层与所述多个导电层及所述多个介电层中的每一者之间。缓冲层包括金属氧化物，且缓冲层中的一者设置在所述铁电层与所述多个介电层中的每一者之间。
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公开(公告)号：CN113284951A
公开(公告)日：2021-08-20
申请号：CN202110137733.X
申请日：2021-02-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/423 , H01L21/336 , H01L21/28
Abstract: 本文公开了表现出减小的寄生电容和因此改善的性能的鳍式场效应晶体管(FinFET)。FinFET具有集成至它们的栅极结构中的栅极空气间隔件。示例性晶体管包括：鳍；以及栅极结构，设置在第一外延源极/漏极部件和第二外延源极/漏极部件之间的鳍上方。栅极结构包括栅电极、栅极电介质以及设置在栅极电介质和栅电极的侧壁之间的栅极空气间隔件。本申请的实施例还涉及晶体管及其形成方法。
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公开(公告)号：CN113257898A
公开(公告)日：2021-08-13
申请号：CN202110029535.1
申请日：2021-01-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/423 , H01L29/06 , H01L21/02
Abstract: 本公开涉及偶极设计高K栅极电介质及其形成方法。一种方法，包括：在第一半导体区域上形成氧化物层，以及在氧化物层之上沉积第一高k电介质层。第一高k电介质层由第一高k电介质材料形成。该方法还包括在第一高k电介质层之上沉积第二高k电介质层，其中，第二高k电介质层由不同于第一高k电介质材料的第二高k电介质材料形成，在从第一高k电介质层和第二高k电介质层中选择的层之上并与该层相接触地沉积偶极膜，执行退火工艺以将偶极膜中的偶极掺杂剂驱入到该层中，去除偶极膜，以及在第二高k电介质层之上形成栅极电极。
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Patent Agency Ranking
公开(公告)号：CN113206044A
公开(公告)日：2021-08-03
申请号：CN202110143524.6
申请日：2021-02-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 本公开涉及一种半导体装置的形成方法，提供负电容场效晶体管与铁电场效晶体管装置与其形成方法。负电容场效晶体管与铁电场效晶体管装置的栅极介电堆叠包括非铁电的界面层形成于半导体通道上，以及铁电的栅极介电层形成于界面层上。铁电的栅极介电层的形成方法可为将掺质源层夹设于非晶的高介电常数的介电层之间，接着以沉积后退火使依序交错的介电层转换成铁电的栅极介电层。铁电的栅极介电层具有可调的铁电特性，且可采用原子层沉积或等离子体辅助原子层沉积技术精准控制掺质源层的位置以改变可调的铁电特性。综上所述，此处所述的方法所制作的稳定的负电容场效晶体管与铁电场效晶体管的鳍状场效晶体管装置，可具有陡峭的次临界斜率。
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公开(公告)号：CN113054017A
公开(公告)日：2021-06-29
申请号：CN202011162351.4
申请日：2020-10-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/51 , H01L21/336 , H01L21/28
Abstract: 本公开涉及半导体器件和方法。提供了一种半导体器件及其制造方法，其利用金属种子来辅助使铁电层结晶。在实施例中，金属层和铁电层彼此相邻地形成，并且然后金属层扩散到铁电层中。一旦就位，则执行结晶工艺，其利用金属层的材料作为种子晶体。
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公开(公告)号：CN112992917A
公开(公告)日：2021-06-18
申请号：CN202011493046.3
申请日：2020-12-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11585 , H01L27/1159 , H01L27/11587
Abstract: 本公开的各种实施例是针对包含设置于基板中的一对源极/漏极区的集成芯片。栅极介电层覆盖基板且横向地在该对源极/漏极区之间与该对源极/漏极区间隔开。铁电结构覆盖栅极介电层。铁电结构包含铁电层以及网格结构。铁电层包含横向地彼此隔开的多个片段，且网格结构横向地包围铁电层的每个片段。
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公开(公告)号：CN107026118B
公开(公告)日：2021-03-09
申请号：CN201611099323.6
申请日：2016-12-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L27/11
Abstract: 本发明提供一种半导体器件，包括设置在衬底上的第一栅电极、第一源极/漏极区以及将第一栅电极与第一源极/漏极区连接的局部互连件。局部互连件设置在衬底与第一金属布线层之间，其中，电源供电线设置在第一金属布线层中。局部互连件在平面图中具有钥匙孔形状，并且具有头部、颈部和通过颈部连接至头部的主体部分。头部设置在第一栅电极上方，并且主体部分设置在第一源极/漏极区上方。本发明还提供了半导体器件中的局部互连件的制造方法。
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公开(公告)号：CN112310077A
公开(公告)日：2021-02-02
申请号：CN202010667860.6
申请日：2020-07-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L29/423 , H01L21/8238
Abstract: 提供一种半导体装置。装置包括第一对源极与漏极结构与第二对源极与漏极结构位于半导体基板上。第一对源极与漏极结构为p型掺杂。第二对源极与漏极结构为n型掺杂。半导体层的第一堆叠沿着第一方向连接第一对源极与漏极结构。半导体层的第二堆叠沿着第二方向连接第二对源极与漏极结构。第一栅极位于垂直相邻的第一堆叠的半导体层之间。第一栅极的第一部分沿着第一方向具有第一尺寸。第二栅极位于垂直相邻的第二堆叠的半导体层之间。第二栅极的第二部分沿着第二方向具有第二尺寸。第二尺寸大于第一尺寸。
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