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公开(公告)号：CN107393919A
公开(公告)日：2017-11-24
申请号：CN201710312147.8
申请日：2017-05-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/092 , H01L21/8238
Abstract: 本公开实施例涉及一种形成集成芯片的方法和相关形成方法，该集成芯片具有以不规则间距设置的中段制程(MOL)结构。在一些实施例中，集成芯片具有带有多个源极/漏极区的阱区。多个栅极结构以规则的间距设置在阱区上方。多个中段制程(MOL)结构横向交错在多个栅极结构的一些之间且以不规则间距设置在阱区上方，该不规则间距具有大于规则间距的第一间距。由于MOL结构具有带有大于规则间距的第一间距的不规则间距，多个栅极结构的一个或多个通过减少寄生电容的空间与最近的栅极或MOL结构间隔开。本发明实施例涉及用于性能增强的伪MOL去除。
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公开(公告)号：CN107305862A
公开(公告)日：2017-10-31
申请号：CN201710256641.7
申请日：2017-04-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
CPC classification number: H01L23/528 , H01L21/76883 , H01L21/76892 , H01L23/5226 , H01L27/0207 , H01L29/4916 , H01L21/768
Abstract: 本案揭露一种集成电路制造方法。本案提供一集成电路实例，此集成电路具有含金属切割的高阶二维(2D)金属连接，且提供制造此集成电路的方法。用于制造集成电路的导电互连层的示例性方法可包含：通过使用远紫外线(extreme ultraviolet；EUV)微影术在集成电路的导电互连层上图案化导电连接件部分，其中导电连接件部分经图案化以横穿集成电路的不同层中的多个半导体结构而延伸；及将导电连接件部分切割为多个导电连接件段，其中导电连接件部分是通过从半导体结构之间的金属连接件部分的一或更多个位置上移除导电材料而切割的。
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公开(公告)号：CN113284894B
公开(公告)日：2024-12-27
申请号：CN202110138484.6
申请日：2021-02-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 一种半导体器件包括掩埋式逻辑导体(BLC)CFET，BLC CFET包括：相对于第一方向，根据CFET类型配置布置在堆叠件中的第一有源区域和第二有源区域；第一接触结构和第二接触结构，对应地电耦合至第一有源区域；第三接触结构和第四接触结构，对应地电耦合到第二有源区域；堆叠件上方的第一金属化层，包括：配置为用于逻辑信号的α逻辑导体(α逻辑导体)；和电网(PG)导体；α逻辑和PG导体彼此不重叠；堆叠件下方的金属化层，包括彼此不重叠的β逻辑导体，相对于第二方向，α逻辑导体、PG导体和β逻辑导体中的每一个至少部分地与第一接触结构、第二接触结构、第三接触结构和第四接触结构中的一个或多个重叠。本发明的实施例还涉及制造半导体器件的方法。
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公开(公告)号：CN113299648B
公开(公告)日：2024-12-24
申请号：CN202010504218.6
申请日：2020-06-05
Applicant: 台湾积体电路制造股份有限公司 , 台积电(南京)有限公司 , 台积电(中国)有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 本公开涉及半导体器件及其制造方法。一种器件包括晶体管、绝缘结构、掩埋导电线和掩埋通孔。该晶体管在衬底上方，并且包括源极/漏极区域和在源极/漏极区域上方的源极/漏极接触件。绝缘结构在衬底上方并横向围绕晶体管。掩埋导电线在绝缘结构中并且与晶体管间隔开。掩埋通孔在绝缘结构中，并且将晶体管和掩埋导电线互连。掩埋导电线的高度大于源极/漏极接触件的高度。
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公开(公告)号：CN111834361B
公开(公告)日：2024-05-24
申请号：CN202010274858.2
申请日：2020-04-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 具有标准单元的半导体器件包括第一电源线、第二电源线、设置在衬底上方的第一全环栅场效应晶体管(GAA FET)以及设置在第一GAA FET之上的第二GAA FET。第一电源线和第二电源线位于彼此垂直不同的层级处。本发明的实施例还涉及制造半导体器件的方法。
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Patent Agency Ranking
公开(公告)号：CN113594156B
公开(公告)日：2024-03-08
申请号：CN202110480078.8
申请日：2021-04-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L27/092 , H01L21/8234 , H01L21/8238
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公开(公告)号：CN116387308A
公开(公告)日：2023-07-04
申请号：CN202310162064.0
申请日：2023-02-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L23/528 , H01L23/522 , H01L23/50 , G06F30/392
Abstract: 提供了一种集成电路及其形成方法。集成电路包括沿第一方向延伸的第一和第二有源区，以及沿第二方向延伸的浮置栅极、第一伪栅极、第一导体和第二导体。浮置栅极是电浮置的。第一伪栅极在第二方向上与浮置栅极分离。伪栅极和浮置栅极将对应于第一晶体管的第一单元与对应于第二晶体管的第二单元分离。第一和第二导体在第一方向上彼此分离，并与第二有源区重叠。第一和第二导体电耦合到第二有源区的对应源极/漏极，并且被配置为向第二有源区的对应源极/漏极提供相同信号/电压。浮置栅极位于第一和第二导体之间。
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公开(公告)号：CN108735705B
公开(公告)日：2023-03-31
申请号：CN201711077497.7
申请日：2017-11-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/498
Abstract: 一种半导体装置或结构包括第一图案金属层，所述第一图案金属层设置在第一供电金属区与第二供电金属区之间，所述第一图案金属层包括内部路线及电源路线。跟随引脚将第一供电金属区耦合到电源路线。第二供电金属区比第一供电金属区宽。第一供电金属区具有与第一图案金属层实质上相同的厚度。第一供电金属区包含第一金属且跟随引脚包含第二金属。
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公开(公告)号：CN115799261A
公开(公告)日：2023-03-14
申请号：CN202210843512.9
申请日：2022-07-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/118
Abstract: 一种集成电路及其制造方法，集成电路包括在一源极/漏极区处与一第一作用区结构相交的一第一导体区段及在一源极/漏极区处与一第二作用区结构相交的一第二导体区段。该第一导体区段及该第二导体区段在近侧边缘处以一第一分离距离分开。该第一导体具有与一第一电力轨分开的一远侧边缘，且该第二导体区段经由一通孔连接件连接至一第二电力轨。自该第一电力轨至该第一导体区段的一近侧边缘的一距离比自该第二电力轨至该第二导体区段的一近侧边缘的一距离大一预定距离，该预定距离是该分离距离的一部分。
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公开(公告)号：CN115528044A
公开(公告)日：2022-12-27
申请号：CN202210685362.3
申请日：2022-06-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/118 , H01L27/02
Abstract: 一种集成电路装置及其制造方法及系统，集成电路(integrated circuit，IC)装置包括电路区域、在电路区域上方的下部金属层、及在下部金属层上方的上部金属层。下部金属层包括沿着第一轴延长的多个下部导电图案。上部金属层包括沿着横向于第一轴的第二轴延长的多个上部导电图案。多个上部导电图案包括用以将电路区域电气耦接到电路区域外部的外部电路的至少一个输入或输出。上部金属层进一步包括与在多个上部导电图案之中的第一上部导电图案连续并且沿着第一轴从此第一上部导电图案突出的第一横向上部导电图案。第一横向上部导电图案是在多个下部导电图案之中的第一下部导电图案上方并且电气耦接到此第一下部导电图案。
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