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公开(公告)号：CN102034831B
公开(公告)日：2012-12-12
申请号：CN200910057968.7
申请日：2009-09-28
IPC分类号： H01L27/12 , H01L29/788 , H01L29/423 , H01L21/84 , H01L21/28
CPC分类号： H01L29/66825 , H01L21/845 , H01L27/11521 , H01L27/1211 , H01L29/40114 , H01L29/42324 , H01L29/785 , H01L29/7881
摘要： 本发明提供了一种环绕堆叠栅鳍式场效应晶体管存储器件和形成方法。其中环绕堆叠栅鳍式场效应晶体管非易失性存储器结构包括：具有第一传导类型的绝缘体上硅衬底，以及从该绝缘体的上表面突出的鳍式有源区。该结构还包括形成在该鳍式有源区上的隧道氧化物层，以及置于该隧道氧化物层和该绝缘体的上表面上的第一栅电极。此外，该结构包括形成在第一栅电极上的氧化物/氮化物/氧化物(ONO)复合层，以及形成在该ONO复合层上并被图案化以限定该ONO复合层的预定区域的第二栅电极。该结构还包括形成在该第二栅电极的侧壁上的电介质间隔物，以及鳍式有源区中形成在第二栅电极的两侧的源/漏区。
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公开(公告)号：CN102110694B
公开(公告)日：2013-03-27
申请号：CN200910247497.6
申请日：2009-12-29
IPC分类号： H01L27/146 , H01L29/423
CPC分类号： H01L27/14689 , H01L27/14612 , H01L27/14645 , H01L29/42368 , H01L29/78
摘要： CMOS图像传感器的器件结构，包括：P型半导体衬底，半导体衬底分为二极管区域和晶体管区域及位于二极管区域和晶体管区域之间的间隙区域；位于晶体管区域的半导体衬底中的P型深掺杂阱；位于半导体衬底表面的栅氧化层，所述栅氧化层包含具有第一厚度的第一栅氧化层和具有第二厚度的第二栅氧化层，第一厚度大于第二厚度，第一栅氧化层位于二极管区域、间隙区域和部分深掺杂阱上方，第二栅氧化层位于其余深掺杂阱上方。所述方法增加了晶体管栅电极与源电极之间的氧化层厚度，减小了晶体管栅电极与源电极之间的电场，减小了漏电流。
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公开(公告)号：CN102122645B
公开(公告)日：2014-03-12
申请号：CN201010022579.3
申请日：2010-01-08
CPC分类号： H01L21/845 , H01L27/1211 , H01L29/7855
摘要： 一种集成电路的制造方法，所述集成电路包括至少一个三栅FinFET和一个双栅FinFET，所述方法包括：提供位于绝缘体上的半导体层；在所述半导体层上进行离子注入，进行阈值电压调节；在所述半导体层上形成绝缘层，并选择性地刻蚀所述绝缘层以形成绝缘帽盖层；刻蚀所述半导体层形成第一鳍体和第二鳍体，所述绝缘帽盖层保留位于所述第一鳍体上；形成栅极氧化层；形成多晶硅层，并将所述多晶硅层平坦化；刻蚀所述多晶硅层形成栅极；对所述多晶硅层进行离子注入形成源极和漏极。本发明还提供一种由所述制造方法形成的集成电路结构，及所述集成电路结构的使用方法。
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公开(公告)号：CN102088001B
公开(公告)日：2013-10-09
申请号：CN200910199993.9
申请日：2009-12-04
IPC分类号： H01L21/8247 , H01L21/28 , H01L21/768 , H01L27/115
CPC分类号： H01L27/11521 , H01L27/11524 , H01L29/66575 , H01L29/78
摘要： 一种快闪存储器的制作方法，包括：提供半导体衬底；在半导体衬底上形成栅介电层；在所述栅介电层上依次形成浮栅层、栅间介电层以及控制栅层的堆叠结构；将所述堆叠结构图形化，形成分立的存储晶体管和选择晶体管的栅极堆叠结构，所述存储晶体管的栅极堆叠结构包括：栅介电层、浮栅、栅间介电层以及控制栅，所述选择晶体管的栅极堆叠结构包括：栅介电层、下栅极、伪栅间介电层以及选择栅；离子注入形成存储晶体管的源区与漏区以及选择晶体管的源区与漏区；部分刻蚀选择晶体管栅极堆叠结构的选择栅与伪栅间介电层，形成开口，所述开口暴露出选择晶体管的下栅极；采用通孔材料填充所述开口，形成插塞，使选择晶体管的下栅极与选择栅电连接。
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公开(公告)号：CN101017783B
公开(公告)日：2013-06-19
申请号：CN200610023749.3
申请日：2006-02-06
IPC分类号： H01L21/336 , H01L21/28
CPC分类号： H01L21/823842 , H01L21/823807 , H01L21/823871 , H01L29/4238 , H01L29/66484 , H01L29/7831 , H01L29/7833
摘要： 制造具有至少两个栅区的半导体器件的方法。所述方法包括：提供包括表面的衬底。另外，所述方法包括通过至少将第一多个离子注入到衬底中而在衬底中形成源区以及通过至少将第二多个离子注入到衬底中而在衬底中形成漏区。所述漏区和源区彼此分开。此外，所述方法包括在表面上沉积栅层以及在表面上形成第一栅区和第二栅区。
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公开(公告)号：CN102034863B
公开(公告)日：2012-10-31
申请号：CN200910057965.3
申请日：2009-09-28
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L29/78 , H01L27/12 , H01L21/336 , H01L21/84
CPC分类号： H01L29/0673 , B82Y10/00 , H01L21/28035 , H01L21/31133 , H01L21/324 , H01L21/84 , H01L29/0665 , H01L29/42376 , H01L29/4238 , H01L29/42392 , H01L29/4916 , H01L29/6656 , H01L29/66795 , H01L29/7854 , H01L29/78696
摘要： 一种用于具有包围栅结构的集成电路的系统和方法。该集成电路系统包括具有全包围栅圆柱形(GAAC)纳米线沟道而电介质层介于其间的晶体管。在半导体线图案的中部中的圆柱形纳米线沟道连接在同一线图案的两个相反端部定位的源和漏区。提供一种用于制造具有GGAC晶体管的集成电路系统的方法，该方法包括：在SOI晶片的隐埋氧化物层上形成SOI层线图案；在线图案的中部下方形成空腔并且将中部成形为圆柱形成形的沟道；形成包围圆柱形沟道区的栅电极而栅电介质层介于其间，栅电极朝着线图案竖直地定位于隐埋氧化物层上；在栅电极和沟道的任一侧上、在线图案的两个相反端部形成源区/漏区。
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公开(公告)号：CN102024821B
公开(公告)日：2012-08-22
申请号：CN200910195983.8
申请日：2009-09-18
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L27/115 , H01L29/10 , H01L29/423 , H01L21/8247
CPC分类号： H01L29/7885 , H01L29/40114 , H01L29/42324 , H01L29/66825
摘要： 一种非易失性存储装置、非易失性存储器件及其制造方法，其中非易失性存储器件包括：半导体衬底，所述半导体衬底包括表面区；位于所述半导体衬底内的源区；位于所述半导体衬底内的漏区；位于所述半导体衬底内的第一沟道区，第一沟道区在所述源区的第一部分和所述漏区的第一部分之间延伸；位于所述半导体衬底内的第二沟道区，第二沟道区在所述源区的第二部分和所述漏区的第二部分之间延伸；覆盖第一沟道区的第一介电层；覆盖第二沟道区的第二介电层；覆盖第一沟道区之上的第一介电层的浮栅结构；位于所述浮栅结构之上的第三介电层；以及覆盖第二介电层和第三介电层的控制栅层。本发明能够提高较低尺度的非易失性存储器件的高可制造性产量。
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公开(公告)号：CN101017848A
公开(公告)日：2007-08-15
申请号：CN200610023748.9
申请日：2006-02-06
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L29/78 , H01L29/423
CPC分类号： H01L21/823842 , H01L21/823828 , H01L21/823871 , H01L23/53223 , H01L29/66484 , H01L29/7831 , H01L2924/0002 , H01L2924/00
摘要： 一种具有至少两个栅区的半导体器件。所述器件包括提供：包括表面的衬底、衬底中的源区和衬底中的漏区。所述漏区和源区彼此分开。另外，所述器件包括在表面上的第一栅区、在表面上的第二栅区以及在表面上及第一栅区和第二栅区之间的绝缘区。所述第一栅区和第二栅区由所述绝缘区分开。第一栅区能够在衬底中形成第一沟道。所述第一沟道是从源区到漏区。第二栅区能够在衬底中形成第二沟道。所述第二沟道是从源区到漏区。
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公开(公告)号：CN1704809A
公开(公告)日：2005-12-07
申请号：CN200410024969.9
申请日：2004-06-02
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： G02F1/1333 , H01L21/00
CPC分类号： G02F1/133553 , G02F1/136277
摘要： 一种制造硅上液晶显示器件(LCOS)的方法。所述方法包括提供一个半导体衬底，例如硅晶圆，形成一个覆盖在所述衬底之上的晶体管层，具有复数个MOS器件。形成一个中间电介质层覆盖在晶体管层上。平坦化中间电介质层，并形成一个牺牲层覆盖在平坦化的中间电介质层上。穿过所述牺牲层在所述中间电介质层的一部分的内部形成复数个凹陷区域，而中间电介质层的其它部分保持完整。优选地使用图形曝光技术来形成所述凹陷区域。形成一个铝层(或其它反射层或多层)来填充所述凹陷区域并覆盖牺牲层的剩余部分，并有选择地去除覆盖在牺牲层的多个部分之上的铝层，进而形成对应于每个所述凹陷区域的复数个电极区域。
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公开(公告)号：CN102088001A
公开(公告)日：2011-06-08
申请号：CN200910199993.9
申请日：2009-12-04
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L21/8247 , H01L21/28 , H01L21/768 , H01L27/115
CPC分类号： H01L27/11521 , H01L27/11524 , H01L29/66575 , H01L29/78
摘要： 一种快闪存储器的制作方法，包括：提供半导体衬底；在半导体衬底上形成栅介电层；在所述栅介电层上依次形成浮栅层、栅间介电层以及控制栅层的堆叠结构；将所述堆叠结构图形化，形成分立的存储晶体管和选择晶体管的栅极堆叠结构，所述存储晶体管的栅极堆叠结构包括：栅介电层、浮栅、栅间介电层以及控制栅，所述选择晶体管的栅极堆叠结构包括：栅介电层、下栅极、伪栅间介电层以及选择栅；离子注入形成存储晶体管的源区与漏区以及选择晶体管的源区与漏区；部分刻蚀选择晶体管栅极堆叠结构的选择栅与伪栅间介电层，形成开口，所述开口暴露出选择晶体管的下栅极；采用通孔材料填充所述开口，形成插塞，使选择晶体管的下栅极与选择栅电连接。
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