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公开(公告)号：CN111986720B
公开(公告)日：2023-04-18
申请号：CN202010090393.5
申请日：2020-02-13
申请人： 台湾积体电路制造股份有限公司
IPC分类号： G11C11/56
摘要： 在部分实施方式中，本揭露涉及一种随机存取记忆体单元及电阻式随机存取记忆体单元的操作方法。操作电阻式随机存取记忆体(RRAM)单元的方法包含对RRAM单元进行重置操作。对RRAM单元施加第一电压偏压。第一电压偏压具有第一极性。第一电压偏压的施加诱使RRAM单元从低电阻变为中电阻。中电阻大于低电阻。然后，对RRAM单元施加第二电压偏压施。第二电压偏压具有与第一极性相反的第二极性。第二电压偏压的施加诱使RRAM单元具有高电阻。高电阻大于中电阻。
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公开(公告)号：CN110957343A
公开(公告)日：2020-04-03
申请号：CN201910915507.2
申请日：2019-09-26
申请人： 台湾积体电路制造股份有限公司
摘要： 在一些实施例中，本公开涉及集成芯片。集成芯片包括设置在衬底上方的介电结构内的一个或多个下互连层。在一个或多个下互连层中的其中一个上的底部电极。底部电极的下表面包括具有第一电负性的材料。将底部电极与顶部电极隔开的数据存储层。与底部电极的下表面接触的反应性降低层。反应性降低层具有大于或等于第一电负性的第二电负性。根据本申请的其他实施例，还提供了另外的集成芯片和形成集成芯片的方法。
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公开(公告)号：CN105374688A
公开(公告)日：2016-03-02
申请号：CN201410803553.0
申请日：2014-12-22
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L21/336 , H01L29/78 , H01L29/06
CPC分类号： H01L27/10876 , H01L21/265 , H01L21/31051 , H01L21/31053 , H01L21/76224 , H01L21/76895 , H01L21/823437 , H01L21/823487 , H01L27/10814 , H01L27/10823 , H01L29/0649 , H01L29/4236 , H01L29/42368 , H01L29/66621 , H01L29/66666 , H01L29/78 , H01L29/7827
摘要： 本发明提供了一种用于电器件(诸如，DRAM存储单元)的嵌入式晶体管及其制造方法。沟槽形成在衬底中并且栅介质和栅电极形成在衬底的沟槽内。源极/漏极区形成在位于沟槽的相对两侧的衬底中。在实施例中，源极/漏极区的一个连接至存储节点而源极/漏极区的另一个连接至位线。在本实施例中，栅电极可连接至字线以形成DRAM存储单元。可将电介质生长改性剂注入到沟槽的侧壁内以调整栅介质的厚度。
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公开(公告)号：CN109411502B
公开(公告)日：2021-09-03
申请号：CN201711293247.7
申请日：2017-12-08
申请人： 台湾积体电路制造股份有限公司
摘要： 本发明涉及一种具有共享控制器件的存储器电路，共享控制器件用于访问目标存储器件和互补存储器件以用于改善差分感测。存储器电路具有控制器件，其中，该控制器件布置在衬底内并且具有连接至电源线的第一端子、连接至字线的第二端子、和第三端子。第一存储器件具有通过第一数据存储层分离的第一上部电极与第一下部电极。第一上部电极连接至第三端子，以及第一下部电极连接至第一位线。第二存储器件具有通过第二数据存储层分离的第二上部电极与第二下部电极。第二上部电极连接至第二位线，并且第二下部电极连接至第三端子。本发明还涉及存储器电路的形成方法。
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公开(公告)号：CN112750949A
公开(公告)日：2021-05-04
申请号：CN202011186481.1
申请日：2020-10-29
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L45/00
摘要： 本发明的各个实施例针对在底部电极处包括高电子亲和力介电层的存储器单元。高电子亲和力介电层是垂直堆叠在底部电极和底部电极上面的顶部电极之间的多个不同介电层中的一个。此外，高电极电子亲和力介电层在多个不同的介电层中具有最高的电子亲和力，并且最靠近底部电极。不同的介电层在材料系统和/或材料组分方面是不同的。应该理解，通过将高电子亲和力介电层布置成最靠近底部电极，至少在存储器单元是RRAM时，减小了在循环期间存储器单元被卡住的可能性。因此，降低了硬复位/故障位的可能性。本发明的实施例还涉及存储器单元及其形成方法、存储器器件。
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公开(公告)号：CN111916490A
公开(公告)日：2020-11-10
申请号：CN202010121421.5
申请日：2020-02-17
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L29/423 , H01L29/51 , H01L29/78 , H01L21/336 , H01L21/28 , H01L27/11507
摘要： 本揭示内容的各实施方式是关于铁电存贮器装置。铁电存贮器装置包括设置在半导体基板中的一对源极/漏极区域。栅极介电质设置在半导体基板上方和介于源极/漏极区域之间。第一导电结构设置在栅极介电质上。铁电结构设置在第一导电结构上。第二导电结构设置在铁电结构上，其中第一导电结构和第二导电结构两者都具有一整体负电性，此整体负电性大于或等于铁电结构的整体负电性。
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公开(公告)号：CN110957343B
公开(公告)日：2023-01-20
申请号：CN201910915507.2
申请日：2019-09-26
申请人： 台湾积体电路制造股份有限公司
摘要： 在一些实施例中，本公开涉及集成芯片。集成芯片包括设置在衬底上方的介电结构内的一个或多个下互连层。在一个或多个下互连层中的其中一个上的底部电极。底部电极的下表面包括具有第一电负性的材料。将底部电极与顶部电极隔开的数据存储层。与底部电极的下表面接触的反应性降低层。反应性降低层具有大于或等于第一电负性的第二电负性。根据本申请的其他实施例，还提供了另外的集成芯片和形成集成芯片的方法。
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公开(公告)号：CN104008771B
公开(公告)日：2017-08-08
申请号：CN201310253100.0
申请日：2013-06-24
申请人： 台湾积体电路制造股份有限公司
IPC分类号： G11C11/02
CPC分类号： G11C7/02 , G11C11/1659 , G11C11/1673 , G11C11/1675 , G11C11/1693 , G11C13/0002 , G11C13/0007 , G11C13/003 , G11C13/004 , G11C13/0069 , G11C2213/32 , G11C2213/79 , G11C2213/82
摘要： 本发明公开了一种具有去耦的读/写路径的存储元件，包括开关、连接在所述开关的栅极和第三线之间的电阻开关装置以及位于所述开关的栅极和第二线之间的传导路径，其中所述开关具有与第一线连接的第一端子和与第二线连接的第二端子。
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公开(公告)号：CN103886897B
公开(公告)日：2017-07-21
申请号：CN201310161151.0
申请日：2013-05-03
申请人： 台湾积体电路制造股份有限公司
IPC分类号： G11C13/00
CPC分类号： G11C13/004 , G11C13/0002 , G11C13/0007 , G11C13/003 , G11C13/0033 , G11C13/0069 , G11C14/00 , G11C14/0045 , G11C2213/74
摘要： 双开关混合存储单元器件包括：连接于第一开关的一个端子和第二开关的栅极之间的存储节点。该器件还包括：连接至存储节点的电阻切换器件。当存储单元处于动态模式时，电阻切换器件通过被设置为高阻态用作电容。本发明还提供了混合存储器。
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公开(公告)号：CN103515529B
公开(公告)日：2016-12-21
申请号：CN201210514959.8
申请日：2012-12-04
申请人： 台湾积体电路制造股份有限公司
CPC分类号： H01L45/12 , H01L45/08 , H01L45/1233 , H01L45/146 , H01L45/1641 , H01L45/1675
摘要： 本发明提供了一种电阻式随机存取存储器(RRAM)结构。该RRAM结构包括位于衬底上的底部电极、位于底部电极上的包括缺陷工程膜的电阻材料层以及位于电阻材料层上的顶部电极。本发明还提供了一种高密度应用的互补式电阻开关随机存取存储器的结构和方法。
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