公开(公告)号：CN112018069B

公开(公告)日：2022-09-06

申请号：CN202010468368.6

申请日：2020-05-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈奕寰 ,  周建志 ,  亚历山大·卡尔尼斯基 ,  郑光茗

IPC: H01L23/522 ,  H01L21/768 ,  H01L27/06 ,  H01L21/822

Abstract: 一些实施例涉及包括半导体衬底的集成电路(IC)。浅沟槽隔离区向下延伸至半导体衬底的前侧内并填充有介电材料。第一电容器板和第二电容器板设置在浅沟槽隔离区中。第一电容器板和第二电容器板分别具有第一侧壁结构和第二侧壁结构，第一侧壁结构和第二侧壁结构彼此基本平行并且通过浅沟槽隔离区域的介电材料彼此分隔开。本发明的实施例还涉及集成电路的形成方法。

公开(公告)号：CN107046033B

公开(公告)日：2022-05-31

申请号：CN201611216672.1

申请日：2016-12-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 朱振樑 ,  龚达渊 ,  霍克孝 ,  陈奕寰

IPC: H01L27/092 ,  H01L21/8238

Abstract: 本发明公开了半导体结构。半导体结构包括：第一导电性的衬底；在衬底中形成的第一导电性的第一区；在第一区中形成的第一导电性的第二区，其中第二区具有比第一区更高的掺杂密度；在第二区中形成第二导电性的源极区；在衬底中形成的第二导电性的漏极区；在第二区中形成并且与源极区相邻的第一导电性的拾取区；以及在第二区的顶面上形成的抗蚀剂保护氧化物(RPO)层。本发明也公开了相关的制造方法。

公开(公告)号：CN109427781A

公开(公告)日：2019-03-05

申请号：CN201711191893.2

申请日：2017-11-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈奕寰 ,  周建志 ,  郑光茗

IPC: H01L27/092

Abstract: 本公开实施例涉及集成电路与其形成方法，且集成电路包含边界区定义于低电压区与高电压区之间。在一些实施例中，集成电路包含第一边界介电层，位于低电压区中的基板上。第二边界介电层，位于高电压区中的基板上，且第二边界介电层的厚度大于第一边界介电层的厚度。第一边界介电层与第二边界介电层在边界区接触。第一多晶硅构件，位于第一边界介电层与第二边界介电层上的边界区中；第二多晶硅构件，位于第一多晶硅构件上的边界区中。硬掩模构件，位于第一多晶硅构件上并与第二多晶硅构件横向相邻。

公开(公告)号：CN108074952A

公开(公告)日：2018-05-25

申请号：CN201710741126.8

申请日：2017-08-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈奕寰 ,  范富杰 ,  郑光茗 ,  霍克孝 ,  叶力瑄 ,  赵堉斌

IPC: H01L27/32 ,  H01L21/28

CPC classification number: H01L27/3223 ,  H01L27/3225 ,  H01L27/3255 ,  H01L27/3262 ,  H01L29/0847 ,  H01L29/41775 ,  H01L29/4983 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66575 ,  H01L29/78 ,  H01L27/3244 ,  H01L21/28247

Abstract: 本揭露涉及一种有机发光装置中具有合并间隔件的装置。更具体而言，本揭露涉及一种包含逻辑装置的有机发光装置及一种相关联的制造方法，所述逻辑装置包括虚设图案及合并间隔件。在一些实施例中，所述有机发光装置放置于衬底上方。所述逻辑装置耦合到所述有机发光装置且包括放置于所述衬底内且通过沟道区域分离的一对源极/漏极区域。栅极结构上覆所述沟道区域且包括栅极电极及通过合并间隔件与所述栅极电极分离的虚设图案。通过将所述虚设图案及所述合并间隔件布置于所述栅极电极与所述源极/漏极区域之间，放大所述栅极电极与所述源极/漏极区域之间的距离，且因此减小栅极诱发的漏极泄漏GIDL效应。

公开(公告)号：CN107046033A

公开(公告)日：2017-08-15

申请号：CN201611216672.1

申请日：2016-12-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 朱振樑 ,  龚达渊 ,  霍克孝 ,  陈奕寰

IPC: H01L27/092 ,  H01L21/8238

CPC classification number: H01L29/7836 ,  H01L23/5226 ,  H01L29/0615 ,  H01L29/1045 ,  H01L29/665 ,  H01L29/66659 ,  H01L29/7835 ,  H01L27/0928 ,  H01L21/8238 ,  H01L27/0921

Abstract: 本发明公开了半导体结构。半导体结构包括：第一导电性的衬底；在衬底中形成的第一导电性的第一区；在第一区中形成的第一导电性的第二区，其中第二区具有比第一区更高的掺杂密度；在第二区中形成第二导电性的源极区；在衬底中形成的第二导电性的漏极区；在第二区中形成并且与源极区相邻的第一导电性的拾取区；以及在第二区的顶面上形成的抗蚀剂保护氧化物(RPO)层。本发明也公开了相关的制造方法。

公开(公告)号：CN113314610B

公开(公告)日：2024-04-30

申请号：CN202110034706.X

申请日：2021-01-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 朱振樑 ,  周建志 ,  郑志昌 ,  陈奕寰 ,  郑光茗 ,  雷明达 ,  柳瑞兴 ,  龚达渊

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/10 ,  H01L29/423 ,  H01L21/336

Abstract: 提供具有凹进栅极结构的晶体管器件。在一些实施例中，晶体管器件包括半导体衬底，该半导体衬底包括被隔离结构包围的器件区域和设置在该器件区域中并且在第一方向上彼此横向间隔开的成对的源极/漏极区域。栅极结构位于器件区域和隔离结构上面并且布置在成对的源极/漏极区域之间。栅极结构包括设置在器件区域的在垂直于第一方向的第二方向上的相对侧上的成对的凹槽区域。沟道区域设置在栅极结构下方的器件区域中。该沟道区域具有在第二方向上从凹槽区域中的一个延伸到凹槽区域中的另一个的沟道宽度。本申请的实施例还涉及用于制造晶体管器件的方法。

公开(公告)号：CN109494219B

公开(公告)日：2022-01-18

申请号：CN201711204383.4

申请日：2017-11-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑光茗 ,  亚历山大·卡尼斯基 ,  段孝勤 ,  周建志 ,  陈奕升 ,  陈奕寰 ,  范富杰

IPC: H01L27/088

Abstract: 本公开涉及集成电路与其形成方法。在一些实施例中，第一氧化物组成位于中电压区中的基板上。第一高介电常数介电组成位于低电压区中的基板上，而第二高介电常数介电组成位于中电压区中的第一氧化物组成上。第一栅极与基板之间隔有第一高介电常数介电组成。第二栅极与基板之间隔有第一氧化物组成与第二高介电常数介电组成。

公开(公告)号：CN113206155A

公开(公告)日：2021-08-03

申请号：CN202110374038.5

申请日：2015-07-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 霍克孝 ,  蒋昕志 ,  陈奕寰 ,  蔡俊琳 ,  陈益民

IPC: H01L29/78 ,  H01L29/06 ,  H01L23/64 ,  H01L21/336

Abstract: 高压半导体器件包括：设置在衬底中的具有第一导电类型的源极和具有第一导电类型的漏极；第一介电组件，设置在源极和漏极之间的衬底的表面上；漂移区，设置在衬底中，其中，漂移区具有第一导电类型；第一掺杂区，具有第二导电类型并且设置在介电组件下方的漂移区内，第二导电类型与第一导电类型相反；第二掺杂区，具有第二导电类型并且设置在漂移区内，其中，第二掺杂区至少部分地围绕源极和漏极中的一个；电阻器，直接设置在介电组件上；以及栅极，直接设置在介电组件上，其中，栅极电连接至电阻器。本发明的实施例还涉及具有并联电阻器的高压器件。

公开(公告)号：CN112018069A

公开(公告)日：2020-12-01

申请号：CN202010468368.6

申请日：2020-05-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈奕寰 ,  周建志 ,  亚历山大·卡尔尼斯基 ,  郑光茗

IPC: H01L23/522 ,  H01L21/768 ,  H01L27/06 ,  H01L21/822

Abstract: 一些实施例涉及包括半导体衬底的集成电路(IC)。浅沟槽隔离区向下延伸至半导体衬底的前侧内并填充有介电材料。第一电容器板和第二电容器板设置在浅沟槽隔离区中。第一电容器板和第二电容器板分别具有第一侧壁结构和第二侧壁结构，第一侧壁结构和第二侧壁结构彼此基本平行并且通过浅沟槽隔离区域的介电材料彼此分隔开。本发明的实施例还涉及集成电路的形成方法。

公开(公告)号：CN111081548A

公开(公告)日：2020-04-28

申请号：CN201910070502.4

申请日：2019-01-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈奕寰 ,  周建志 ,  林大为 ,  段孝勤 ,  亚历山大·卡尔尼斯基 ,  郑光茗 ,  吴佳泓

IPC: H01L21/336 ,  H01L21/28 ,  H01L29/78 ,  H01L29/423

Abstract: 本公开的各种实施例涉及一种完全硅化(fully silicided，FUSI)栅控装置及其形成方法，所述方法包括：在衬底上方的栅极结构上形成掩模层，栅极结构包括多晶硅层。在栅极结构的相对侧上的衬底内形成第一源极区及第一漏极区，栅极结构是在第一源极区及第一漏极区之前形成。执行第一移除工艺，以移除掩模层的一部分，并暴露出多晶硅层的上部表面。第一源极区及第一漏极区是在第一移除工艺之前形成。形成与多晶硅层的上部表面直接接触的导电层。导电层是在第一移除工艺之后形成。将导电层和多晶硅层转换成完全硅化层。完全硅化层较薄且厚度均匀。