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公开(公告)号：CN110911470B
公开(公告)日：2023-11-03
申请号：CN201910110909.5
申请日：2019-02-12
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式的半导体装置具备：具有第1面和第2面的碳化硅层、第1面侧的第1电极、第2面侧的第2电极、第1导电型的第1碳化硅区域、第1碳化硅区域与第1面之间的第2导电型的第2碳化硅区域及第3碳化硅区域、第1碳化硅区域与第2碳化硅区域之间的第1导电型浓度比第1碳化硅区域高的第5碳化硅区域、第1碳化硅区域与第3碳化硅区域之间的第1导电型浓度比第1碳化硅区域高的第6碳化硅区域、第5碳化硅区域与第6碳化硅区域之间的第1导电型浓度比第5碳化硅区域及第6碳化硅区域低的第7碳化硅区域、第7碳化硅区域与第1面之间的和第1电极接触的第1导电型的第8碳化硅区域、栅极电极、以及栅极绝缘层。
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公开(公告)号：CN104916678A
公开(公告)日：2015-09-16
申请号：CN201410305208.4
申请日：2014-06-30
Applicant: 株式会社东芝
Inventor： 安本恭章 , 梁濑直子 , 阿部和秀 , 内原士 , 齐藤泰伸 , 仲敏行 , 吉冈启 , 小野祐 , 大野哲也 , 藤本英俊 , 增子真吾 , 古川大 , 八木恭成 , 汤元美树 , 饭田敦子 , 村上友佳子 , 罇贵子
IPC: H01L29/778 , H01L29/06
CPC classification number: H01L29/408 , H01L29/2003 , H01L29/423 , H01L29/7786
Abstract: 本发明提供抑制电气特性的变动的半导体装置。实施方式的半导体装置具备：GaN系半导体层；设置在GaN系半导体层上的源极；设置在GaN系半导体层上的漏极；在源极与漏极之间的、设置在GaN系半导体层上的栅极；以及在栅极与漏极之间与GaN系半导体层接触地设置的第1导电层。
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公开(公告)号：CN113394289A
公开(公告)日：2021-09-14
申请号：CN202010951166.7
申请日：2020-09-11
Applicant: 株式会社东芝
Abstract: 本发明提供能够减小特性变动的半导体装置。根据实施方式，半导体装置包括第1元件区域。第1元件区域包括第1～第3半导体区域、第1、第2导电层。第1半导体区域为第1导电型。第2导电层在第1半导体区域与第3部分区域肖特基接触。第2半导体区域为第2导电型。第3半导体区域为第1导电型。第3半导体区域的至少一部分在第2方向上位于第1部分区域与第1半导体部分之间。第3半导体区域中的第1导电型的杂质的浓度高于第1部分区域中的第1导电型的杂质的浓度。
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公开(公告)号：CN107845683B
公开(公告)日：2021-03-12
申请号：CN201710120963.9
申请日：2017-03-02
Applicant: 株式会社东芝
Abstract: 本发明的实施方式提供一种能够使可靠性提高的半导体装置。实施方式的半导体装置具备：第1电极；第2电极；栅电极；第1导电型的第1碳化硅区域，设于第1电极与第2电极之间；第1导电型的第2碳化硅区域，设于第1电极与第1碳化硅区域之间，且第1导电型杂质的杂质浓度高于第1碳化硅区域；第2导电型的第3碳化硅区域，设于第1电极与第2碳化硅区域之间；第1导电型的第4碳化硅区域，设于第1电极与第3碳化硅区域之间；第1导电型的第5碳化硅区域，设于栅电极与第2碳化硅区域之间；第1导电型的第6碳化硅区域，设于第1电极与第2碳化硅区域之间，并与第1电极接触；以及栅绝缘层，设于栅电极与第3碳化硅区域以及第5碳化硅区域之间。
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公开(公告)号：CN110911470A
公开(公告)日：2020-03-24
申请号：CN201910110909.5
申请日：2019-02-12
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式的半导体装置具备：具有第1面和第2面的碳化硅层、第1面侧的第1电极、第2面侧的第2电极、第1导电型的第1碳化硅区域、第1碳化硅区域与第1面之间的第2导电型的第2碳化硅区域及第3碳化硅区域、第1碳化硅区域与第2碳化硅区域之间的第1导电型浓度比第1碳化硅区域高的第5碳化硅区域、第1碳化硅区域与第3碳化硅区域之间的第1导电型浓度比第1碳化硅区域高的第6碳化硅区域、第5碳化硅区域与第6碳化硅区域之间的第1导电型浓度比第5碳化硅区域及第6碳化硅区域低的第7碳化硅区域、第7碳化硅区域与第1面之间的和第1电极接触的第1导电型的第8碳化硅区域、栅极电极、以及栅极绝缘层。
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Patent Agency Ranking
公开(公告)号：CN104917483A
公开(公告)日：2015-09-16
申请号：CN201410275588.1
申请日：2014-06-19
Applicant: 株式会社东芝
Inventor： 安本恭章 , 梁濑直子 , 阿部和秀 , 内原士 , 齐藤泰伸 , 仲敏行 , 吉冈启 , 小野祐 , 大野哲也 , 藤本英俊 , 增子真吾 , 古川大 , 八木恭成 , 汤元美树 , 饭田敦子 , 村上友佳子 , 铃木良和
CPC classification number: H01L28/20 , H01L27/0605 , H01L27/0617 , H01L27/0629 , H01L27/092 , H01L27/20 , H01L29/2003 , H01L29/205 , H01L29/66522 , H01L29/7786 , H01L29/78 , H03H9/02566
Abstract: 本发明提供一种具备使用了GaN类半导体的谐振子的半导体装置。实施方式的半导体装置具备GaN类半导体层、以GaN类半导体层的一部分为压电层进行谐振的谐振子、以及以GaN类半导体层的一部分为沟道层的晶体管。
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公开(公告)号：CN119817184A
公开(公告)日：2025-04-11
申请号：CN202480003820.8
申请日：2024-02-27
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 本发明提供一种能够降低热破坏的风险的半导体装置。一实施方式的半导体装置具备：第一电极；第二电极，在第一方向上与第一电极对置；第一导电型的半导体层，设置在第一电极与第二电极之间；第二导电型的多个第一半导体区域，设置在半导体层中的第一电极侧，在与第一方向正交的第二方向上延伸；多个第二半导体区域，设置在多个第一半导体区域的表面侧，第二导电型的杂质浓度比第一半导体区域高；以及多个PIN二极管区域，设置在半导体层中的第一电极侧，在与第一方向及第二方向正交的第三方向上延伸，与多个第一半导体区域中的至少一个和多个第二半导体区域中的至少一个电连接。
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公开(公告)号：CN118676202A
公开(公告)日：2024-09-20
申请号：CN202310724623.2
申请日：2023-06-19
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 古川大
Abstract: 本发明的实施方式涉及半导体装置。实施方式的半导体装置具备：具有第一面与第二面的碳化硅层；碳化硅层之中的第一导电型的第一碳化硅区域；第一碳化硅区域与第一面之间的第二导电型的第二碳化硅区域；第二碳化硅区域与第一面之间的第一导电型的第三碳化硅区域；与第二碳化硅区域对置的栅极电极；以及栅极绝缘层。第一碳化硅区域包含第一区域、第一区域与第二碳化硅区域之间的多个第二区域以及第一区域与第二碳化硅区域之间的多个第三区域，第二区域与第三区域沿与第一面平行的第一方向交替地设置，第二区域的第一导电型杂质浓度比第一区域的第一导电型杂质浓度以及第三区域的第一导电型杂质浓度高。
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公开(公告)号：CN111640790B
公开(公告)日：2023-11-07
申请号：CN201910619462.4
申请日：2019-07-10
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式提供能够降低导通电阻的半导体装置。实施方式的半导体装置，具备：第一电极、第二电极、碳化硅层、和与第二碳化硅区域对置的栅极电极。碳化硅层具有：第1导电型的第一碳化硅区域，设在第一电极与第二电极之间，具有第一面和第二面；第一碳化硅区域与第一面之间的第2导电型的第二碳化硅区域；第一碳化硅区域与第一面之间的、与第二碳化硅区域分离的第2导电型的第三碳化硅区域；第二碳化硅区域与第一面之间的、与第一电极相接的第1导电型的第四碳化硅区域、第二碳化硅区域与第三碳化硅区域之间的、第1导电型杂质浓度比第一碳化硅区域高的第1导电型的第五碳化硅区域；以及第五碳化硅区域与第一面之间的、与第一电极相接的第2导电型的第六碳化硅区域。
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公开(公告)号：CN104916690A
公开(公告)日：2015-09-16
申请号：CN201410379797.0
申请日：2014-08-04
Applicant: 株式会社东芝
IPC: H01L29/78
CPC classification number: H01L29/868 , H01L21/0485 , H01L21/268 , H01L29/0692 , H01L29/1608 , H01L29/417 , H01L29/45 , H01L29/456 , H01L29/7397
Abstract: 本发明提供实现低成本且低导通电阻的半导体装置。实施方式的半导体装置具备：第1电极；第2电极；第1导电型的第1半导体区域，设置于上述第1电极与上述第2电极之间；第1导电型的第2半导体区域，设置于上述第1电极与上述第1半导体区域之间，杂质浓度比上述第1半导体区域高，并具有选择性设置的硅化物层；以及第2导电型的第3半导体区域，设置于上述第1半导体区域与上述第2电极之间。
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