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    可重构半导体集成电路及其处理分配方法
    3.
    发明公开
    可重构半导体集成电路及其处理分配方法 无效

    公开(公告)号：CN101053158A

    公开(公告)日：2007-10-10

    申请号：CN200680001087.8

    申请日：2006-10-02

    申请人： 松下电器产业株式会社

    发明人： 铁川龙也 ,  冈本稔 ,  丸井信一

    IPC分类号： H03K19/177 ,  G06F17/50

    CPC分类号： H03K19/1774 ,  G06F17/5054

    摘要： 本发明公开了可重构半导体集成电路及其处理分配方法。多组逻辑单元组(LEG11)～逻辑单元组(LEG33)分别包含至少一个为可重构半导体集成电路的构成要素的逻辑单元。在进行数据的接收和传送的逻辑单元组(LEG11)～逻辑单元组(LEG33)之间，例如，在逻辑单元组(LEG11)、逻辑单元组(LEG12)之间，将时钟输出端子和时钟输入端子通过布线连接起来，将数据输出端子和数据输入端子通过延时元件(101)连接起来。因此，各逻辑单元组(LEG11)～逻辑单元组(LEG33)在时机设计上是相互独立的。这样一来，当在利用多组逻辑单元组所完成的半导体集成电路中，需要进行重新设计时，仅通过对新的电路进行设计，再将该新的电路连接到已有的电路上，或者，仅去掉不需要的逻辑单元组，就能够完成新的半导体集成电路。

    用于修复集成电路设计缺陷的备用单元结构
    4.
    发明公开
    用于修复集成电路设计缺陷的备用单元结构 失效

    公开(公告)号：CN1714508A

    公开(公告)日：2005-12-28

    申请号：CN03825682.7

    申请日：2003-09-17

    申请人： 爱特梅尔股份有限公司

    发明人： A·韦尔涅

    IPC分类号： H03K19/003 ,  H03K19/177

    CPC分类号： H03K19/17764 ,  H03K19/1774 ,  H03K19/17796

    摘要： 一完全自足配置备用门单元(11)，具有两种类型的输入：功能输入总线(FIN；10，12；68；76)和方程输入总线(EQ.IN；70；78)，通过判定方程输入总线上的某些信号，备用门单元可转化成任一积和操作器。备用单元还可包括一D触发器(38、84)。在备用状态中，功能输入总线与对缺陷修复有较高需求的预定义逻辑区域(64)连接。因此，在芯片设计的布局－走线(place－and－route)阶段，备用单元被自动的放置在靠近缺陷－修复区域，这样可以减少查找走线通道的需求。

    一种现场可编程门阵列及通信方法
    5.
    发明公开
    一种现场可编程门阵列及通信方法 无效

    公开(公告)号：CN108717400A

    公开(公告)日：2018-10-30

    申请号：CN201810356280.8

    申请日：2014-04-03

    申请人： 华为技术有限公司

    发明人： 杨伟国 ,  涂君 ,  王佐

    IPC分类号： G06F13/40 ,  G06F13/42

    CPC分类号： G06F13/4027 ,  G06F13/4022 ,  H03K19/17728 ,  H03K19/1774 ,  H03K19/17792

    摘要： 本申请提供一种现场可编程门阵列FPGA及数据通信方法，该FPGA中内嵌至少一个用于通信互联的专用集成电路ASIC化的硬核；ASIC化的硬核包括：高速交换互联单元和至少一个站点；各个站点与高速交换互联单元连接；站点，用于FPGA内各个功能模块与ASIC化的硬核的数据传递；高速交换互联单元，用于实现各个站点之间的数据传递。本申请提供的FPGA中内嵌ASIC化的硬核，可以方便各个功能模块就近与其进行数据交换，从而降低时间延迟。源功能模块将数据发给站点，站点将数据发给高速交换互联单元，高速交换互联单元将数据通过与目的功能模块连接的站点将数据发给目的功能模块。完成源功能模块与目的功能模块之间的数据传递。

    可编程逻辑器件的时钟电路
    7.
    发明公开
    可编程逻辑器件的时钟电路 失效

    公开(公告)号：CN1928753A

    公开(公告)日：2007-03-14

    申请号：CN200610121395.6

    申请日：2006-07-19

    申请人： 阿尔特拉公司

    发明人： W·W·别廖扎 ,  S·王 ,  R·H·帕特尔

    IPC分类号： G05B19/05

    CPC分类号： H03L7/07 ,  H03K19/1774 ,  H03K19/17744 ,  H03M9/00

    摘要： 可编程逻辑器件(“PLD”)上的数据传送器电路，包括多个串行器电路信道，以及多个时钟倍增器单元(“CMU”)。每个时钟倍增器单元与各自的子多个串行器信道相关联。每个CMU包括多个参考时钟信号源，多个锁相环(“PLL”)电路，以及允许任一锁相环从任一参考源获得其参考输入的电路。每个CMU产生的原始时钟信号和中央处理时钟信号被分配到与该CMU相关联的串行器信道，并且至少在中央处理信号的情况下，被分配到与另一个CMU相关联的串行器信道。控制将并行数据发布到每个串行器信道的信号可以是该信道的输出信号，也可以是任一CMU的输出信号，其中通过任一CMU，该信道可以得到一时钟信号。