公开(公告)号：JP2018107336A

公开(公告)日：2018-07-05

申请号：JP2016253898

申请日：2016-12-27

Applicant: トヨタ自動車株式会社 ,  株式会社豊田中央研究所

Inventor： 山田 哲也 ,  大川 峰司 ,  森 朋彦 ,  上田 博之

IPC: H01L29/12 ,  H01L21/336 ,  H01L21/20 ,  H01L29/78

CPC classification number: H01L29/7802 ,  H01L21/0254 ,  H01L21/26546 ,  H01L21/30612 ,  H01L21/30625 ,  H01L21/308 ,  H01L21/76805 ,  H01L21/76895 ,  H01L23/535 ,  H01L29/063 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/2003 ,  H01L29/66068 ,  H01L29/66333 ,  H01L29/66522 ,  H01L29/66712 ,  H01L29/7395

Abstract: 【課題】 ゲート絶縁膜に印加される電界をより効果的に緩和することができるスイッチング素子を提供する。 【解決手段】 スイッチング素子であって、半導体基板と、ゲート絶縁膜と、ゲート電極 を有する。半導体基板が、第1n型半導体層と、エピタキシャル層により構成されているp型のボディ層と、ボディ層によって第1n型半導体層から分離されている第2n型半導体層を有する。ゲート絶縁膜が、第1n型半導体層の表面とボディ層の表面と第2n型半導体層の表面に跨る範囲を覆っている。ゲート電極が、ゲート絶縁膜を介して、ボディ層に対向している。第1n型半導体層とボディ層との界面が、ボディ層の端部から離れるにしたがってボディ層の深さが深くなるように傾斜した傾斜面を有する。傾斜面が、ゲート電極の下部に配置されている。 【選択図】図1

公开(公告)号：JP2017174842A

公开(公告)日：2017-09-28

申请号：JP2016055705

申请日：2016-03-18

Applicant: 株式会社豊田中央研究所 ,  トヨタ自動車株式会社

Inventor： 兼近 将一 ,  冨田 一義 ,  上田 博之 ,  森 朋彦 ,  長里 喜隆 ,  富田 英幹

IPC: H01L29/06 ,  H01L29/47 ,  H01L29/872

Abstract: 【課題】ヘテロ接合が構成されている半導体装置において、電流コラプス現象を抑制する。 【解決手段】半導体装置100は、半導体層10と、アノード電極16と、カソード電極12と、p型半導体層18を備えている。半導体層10は、第1半導体層6と第2半導体層8を有している。第2半導体層8は、第1半導体層6上に設けられているとともに第1半導体層6よりバンドギャップが広い。アノード電極16は、半導体層10上に設けられており、半導体層10にショットキー接触している。カソード電極12は、アノード電極16から離れて半導体層10上に設けられている。p型半導体層18は、アノード電極16に対して、カソード電極12の反対側で半導体層10上に設けられている。 【選択図】図1

公开(公告)号：JP2020061520A

公开(公告)日：2020-04-16

申请号：JP2018193431

申请日：2018-10-12

Applicant: トヨタ自動車株式会社 ,  株式会社豊田中央研究所

Inventor： 牛島 隆志 ,  森 朋彦 ,  上田 博之

IPC: H01L29/12 ,  H01L21/336 ,  H01L21/20 ,  H01L29/78

Abstract: 【課題】高キャリア濃度の窒化物半導体のp型半導体領域を形成する技術を提供する。 【解決手段】窒化物半導体装置の製造方法であって、p型不純物を含む窒化物半導体の第1エピタキシャル層とp型不純物を含む窒化物半導体の第2エピタキシャル層を離間して結晶成長させる結晶成長工程と、アニール処理を実施して前記第1エピタキシャル層と前記第2エピタキシャル層の間の領域に前記第1エピタキシャル層と前記第2エピタキシャル層の双方から前記p型不純物を拡散させて前記第1エピタキシャル層と前記第2エピタキシャル層を含む範囲にp型半導体領域を形成するアニール処理工程と、を備える。 【選択図】図1

公开(公告)号：JP2020061518A

公开(公告)日：2020-04-16

申请号：JP2018193421

申请日：2018-10-12

Applicant: トヨタ自動車株式会社 ,  株式会社豊田中央研究所

Inventor： 喜田 弘文 ,  牛島 隆志 ,  長里 喜隆 ,  副島 成雅 ,  森 朋彦 ,  山寺 秀哉

IPC: H01L29/12 ,  H01L21/336 ,  H01L21/20 ,  H01L29/78

Abstract: 【課題】窒化物半導体層を備える半導体装置において、イオン注入技術を用いないでソース領域を形成する技術が必要とされている。 【解決手段】半導体装置の製造方法は、第1導電型のドリフト領域上に第2導電型のボディ領域が設けられている窒化物半導体層を準備する工程と、前記ボディ領域を貫通して前記ドリフト領域に達する深さを有するJFET領域用溝と、前記ボディ領域を貫通しない深さを有するソース領域用溝を形成する工程と、結晶成長技術を利用して、前記JFET領域用溝及び前記ソース領域用溝内に第1導電型の窒化物半導体を結晶成長させ、前記JFET領域用溝内にJFET領域を形成するとともに、前記ソース領域用溝内にソース領域を形成する工程と、を備える。 【選択図】図1

公开(公告)号：JP2018060985A

公开(公告)日：2018-04-12

申请号：JP2016199498

申请日：2016-10-07

Applicant: トヨタ自動車株式会社 ,  株式会社豊田中央研究所

Inventor： 川上 昌宏 ,  森 朋彦 ,  上田 博之

IPC: H01L29/12 ,  H01L21/336 ,  H01L29/739 ,  H01L29/78

CPC classification number: H01L29/063 ,  H01L21/0254 ,  H01L21/02576 ,  H01L21/26546 ,  H01L21/30617 ,  H01L21/3245 ,  H01L29/1095 ,  H01L29/2003 ,  H01L29/7395 ,  H01L29/7802

Abstract: 【課題】p型ウエル領域とプレナーゲート電極を利用するFETのオン抵抗を下げて耐圧を上げる。 【解決手段】p型ウエル領域を囲むウエル外n型領域に、p型ウエル領域に接する不純物低濃度領域と、その不純物低濃度領域によってp型ウエル領域から隔てられている不純物高濃度領域を形成する。不純物高濃度領域を利用してオン抵抗を下げることができ、p型ウエル領域にn型不純物の低濃度領域が接することで耐圧を上げることができる。 【選択図】図1

公开(公告)号：JP2017157753A

公开(公告)日：2017-09-07

申请号：JP2016041430

申请日：2016-03-03

Applicant: 株式会社豊田中央研究所

Inventor： 菊田 大悟 ,  伊藤 健治 ,  成田 哲生 ,  森 朋彦

IPC: H01L29/861 ,  H01L29/872 ,  H01L29/47 ,  H01L29/41 ,  H01L29/868

Abstract: 【課題】バンドギャップが小さいIII族窒化物半導体層とバンドギャップが大きいIII族窒化物半導体層が繰り返して積層されている半導体基板を利用してダイオードを形成すると、複数の二次元電子ガス層と複数の二次元ホールガス層を利用して寄生抵抗を低減させることができる。しかし、リーク電流が大きい。 【解決手段】アノード電極は、バンドギャップが小さいIII族窒化物半導体層のマイナスC面に沿う範囲に導通してC面に沿う範囲から絶縁する。カソード電極は、同じ半導体層のC面に沿う範囲に導通してマイナスC面に沿う範囲から絶縁する。C面に沿う範囲に生じる二次元電子ガス層とマイナスC面に沿う範囲に生じる二次元ホールガス層によるpn障壁を介さない電流経路が存在せず、リーク電流が低下する。 【選択図】図1

公开(公告)号：JP2019134164A

公开(公告)日：2019-08-08

申请号：JP2019012930

申请日：2019-01-29

Applicant: 株式会社豊田中央研究所 ,  株式会社デンソー

Inventor： 菊田 大悟 ,  渡辺 行彦 ,  森 朋彦 ,  星 真一 ,  陰 泳信 ,  畑 謙佑 ,  松木 英夫 ,  栗田 大佑

IPC: H01L29/12 ,  H01L21/336 ,  H01L21/338 ,  H01L29/778 ,  H01L29/812 ,  H01L21/316 ,  H01L21/337 ,  H01L29/808 ,  H01L29/78

Abstract: 【課題】信頼性の高い半導体装置を提供する。 【解決手段】半導体装置は、窒化物半導体の上側に第1膜が積層され、前記第1膜の上側に第2膜が積層され、前記第2膜の上側に第3膜が積層され、前記第3膜の上側にゲート電極が積層されている絶縁ゲート構造を備えている。第1膜は、窒化物半導体との界面にできる界面トラップが少ない膜である。第2膜は、多結晶体であり、抵抗値が1×10 9 (Ωcm)以上である。第3膜は、破壊電界強度が6(MV/cm)以上の絶縁体である。 【選択図】図1

公开(公告)号：JP2016171117A

公开(公告)日：2016-09-23

申请号：JP2015048426

申请日：2015-03-11

Applicant: 株式会社豊田中央研究所

Inventor： 菊田 大悟 ,  森 朋彦 ,  冨田 一義

IPC: H01L29/778 ,  H01L29/812 ,  H01L21/316 ,  H01L21/31 ,  H01L21/336 ,  H01L29/786 ,  H01L29/78 ,  H01L21/338

Abstract: 【課題】窒化物半導体基板の表面にAl 2 O 3 膜を形成してゲート絶縁膜とする場合でも、閾値電圧が安定し、ゲート絶縁膜を通過する電流密度が低く、ゲート絶縁膜の寿命が長い半導体装置の量産を可能とする。 【解決手段】窒化物半導体基板2の表面にオゾン酸化を用いた原子層堆積法によってAl 2 O 3 膜の下層8aを形成する。その後に酸素プラズマ法を用いた原子層堆積法によってAl 2 O 3 膜の上層8bを形成する。 【選択図】図1

Abstract translation: 要解决的问题：为了能够批量生产阈值电压稳定的半导体器件，并且即使当形成AlO膜时，通过栅极绝缘膜的电流密度低，并且栅极绝缘膜的寿命长 在氮化物半导体衬底的表面上并用作栅极绝缘膜。解决方案：在半导体器件的制造方法中，通过原子层沉积在氮化物半导体衬底2的表面上形成AlO膜的下层8a 方法，然后通过使用氧等离子体法的原子层沉积法形成AlO膜的上层8b。图1

公开(公告)号：JP2021129014A

公开(公告)日：2021-09-02

申请号：JP2020022622

申请日：2020-02-13

Applicant: 株式会社デンソー ,  株式会社豊田中央研究所

Inventor： 富田 英幹 ,  渡邉 健太 ,  大川 峰司 ,  森 朋彦

IPC: H01L29/78 ,  H01L29/12 ,  H01L21/336

Abstract: 【課題】閾値の低下が抑えられた窒化物半導体装置を製造する方法を提供する。 【解決手段】チャネル領域に対向する絶縁ゲート部を有する窒化物半導体装置の製造方法は、前記チャネル領域に残存する炭素を除去する炭素除去工程と、前記炭素を除去することによって前記チャネル領域に形成された空孔を水素で終端させる水素終端工程と、を備えている。 【選択図】図1

公开(公告)号：JP2021125479A

公开(公告)日：2021-08-30

申请号：JP2020015577

申请日：2020-01-31

Applicant: 株式会社デンソー ,  株式会社豊田中央研究所

Inventor： 富田 英幹 ,  森 朋彦

IPC: H01L29/12 ,  H01L21/336 ,  H01L29/78

Abstract: 【課題】低いオン抵抗と高い閾値電圧を両立した窒化物半導体装置が必要とされている。 【解決手段】窒化物半導体装置の窒化物半導体層は、n型のドリフト領域とn型のJFET領域とp型のボディ領域とn型のソース領域と、を有しており、絶縁ゲート部は、前記JFET領域と前記ソース領域を隔てている部分の前記ボディ領域のチャネル領域に対向しており、前記窒化物半導体層の前記一方の主面のドナー型欠陥の密度は、前記チャネル領域よりも前記JFET領域で高い。 【選択図】図1