-
公开(公告)号：JP6050491B2
公开(公告)日：2016-12-21
申请号：JP2015522459
申请日：2013-06-21
Applicant: ルネサスエレクトロニクス株式会社
IPC: H01L27/10 , H01L29/423 , H01L29/49 , H01L21/3213 , H01L21/768 , H01L21/3205 , H01L23/522 , H01L21/336 , H01L29/788 , H01L29/792 , H01L21/8247 , H01L27/115 , H01L29/78 , H01L21/3065
CPC classification number: H01L22/26 , H01L21/32132 , H01L21/32136 , H01L21/32139 , H01L22/20 , H01L27/11573 , H01L27/12 , H01L29/42328 , H01L22/12
-
Patent Agency Ranking
公开(公告)号：JP6883422B2
公开(公告)日：2021-06-09
申请号：JP2016256109
申请日：2016-12-28
Applicant: ルネサスエレクトロニクス株式会社
IPC: H01L29/788 , H01L29/792 , H01L27/11568 , H01L21/336
-
公开(公告)号：JP2017034113A
公开(公告)日：2017-02-09
申请号：JP2015153304
申请日：2015-08-03
Applicant: ルネサスエレクトロニクス株式会社
IPC: H01L21/683 , H01L21/3065
CPC classification number: H01L21/6833 , C23C14/34 , C23C16/50 , H01J37/32009 , H01L21/02164 , H01L21/02532 , H01L21/02595 , H01L21/0274 , H01L21/30604 , H01L21/3081 , H01L21/31138 , H01L21/31144 , H01L21/67069 , H01L21/6838 , H01L21/68735 , H01L21/68785 , H01J2237/334
Abstract: 【課題】 プラズマを用いる半導体製造装置の信頼性を向上する。また、半導体集積回路装置の信頼性を向上させ、不良率を低下させる。 【解決手段】 静電チャックの吸着ヘッドと保護リングの隙間をプラズマの分子の平均自由行程よりも小さくする。 【選択図】図1B
Abstract translation: 甲提高使用等离子体的半导体制造装置的可靠性。 此外，为了改善半导体集成电路器件的可靠性，从而降低了故障率。 在静电卡盘和所述保护环的所述间隙的吸入头小于该分子的等离子的平均自由路径。 点域1B
-
公开(公告)号：JP2018110141A
公开(公告)日：2018-07-12
申请号：JP2016256109
申请日：2016-12-28
Applicant: ルネサスエレクトロニクス株式会社
IPC: H01L29/788 , H01L29/792 , H01L27/115 , H01L21/336
CPC classification number: H01L21/28282 , H01L21/32135 , H01L27/1157 , H01L29/42344 , H01L29/66833 , H01L29/792
Abstract: 【課題】スプリットゲート型のMONOSメモリにおいて、メモリゲート電極のゲート長のばらつきに起因する不良率の増大を防ぎ、半導体装置の信頼性を向上させる。 【解決手段】シリコン膜に対し、異方性が強く、酸化シリコンに対する選択比が低い第1ドライエッチングを行った後、異方性が弱く、酸化シリコンに対する選択比が高い第2ドライエッチングを行うことで、当該シリコン膜からなる制御ゲート電極CGを形成した後、制御ゲート電極CGの側面にサイドウォール状のメモリゲート電極MGを形成する。ここで、第1ドライエッチングでは、エッチング時間設定テーブルに従い、製造するメモリの所望の特性および当該シリコン膜の膜厚に応じてエッチング時間の長さを決定することで、第1ドライエッチングおよび第2ドライエッチングのそれぞれのエッチング量を制御し、これによりメモリゲート電極MGのゲート長L1を制御する。 【選択図】図6
-
公开(公告)号：JP2017045766A
公开(公告)日：2017-03-02
申请号：JP2015164928
申请日：2015-08-24
Applicant: ルネサスエレクトロニクス株式会社
IPC: H01L21/31 , H01L21/203 , H01L21/3065
CPC classification number: H01L21/67201 , H01L21/324 , H01L22/20
Abstract: 【課題】ロードロックチャンバ内の圧力と大気圧との圧力差による半導体ウエハの跳ねによる製造不良を低減する。 【解決手段】アッシング装置10は、ロードロックチャンバ14,15および装置制御部30を備える。ロードロックチャンバ14,15は、半導体ウエハの真空処理が行われるプロセスチャンバ11,12から半導体ウエハを取り入れまたは取り出しする。装置制御部30は、真空状態のロードロックチャンバ14,15を大気開放状態にする大気開放処理を制御する。また、装置制御部30は、大気開放される直前のロードロックチャンバ14内の圧力である第1の圧力値から大気開放直後のロードロックチャンバ14内の圧力である第2の圧力値を減算した差圧圧力値と予め設定された圧力値である−1kPaとを比較し、差圧圧力値が予め設定された−1kPsよりも低い場合にアラームを出力する。 【選択図】図1
Abstract translation: 由于响应于压力和装载锁定腔室的大气压力之间的压力差的半导体晶片的飞溅甲降低制造缺陷。 的灰化装置10包括加载互锁真空室15和设备控制单元30。 负载锁定室14和15，半导体晶片的真空处理被引入或从处理室11中，将要执行12取出的半导体晶片的。 装置控制单元30中，在真空状态下的负载锁定腔室15用于控制空气释放过程以打开到大气中。 装置控制单元30中，通过减去所述第二压力值在负载锁定腔室14中的压力从所述第一压力值空气开放后立即是压力立即负载锁定腔室14之前被向大气开放 比较-1kPa预设压力值的差压力的压力值，差压力的压力值输出警报时比预先设定-1kPs以下。 点域1
-
公开(公告)号：JP2015170763A
公开(公告)日：2015-09-28
申请号：JP2014045202
申请日：2014-03-07
Applicant: ルネサスエレクトロニクス株式会社
IPC: H01L21/266 , H01L21/8247 , H01L27/115 , H01L21/336 , H01L29/788 , H01L29/792 , H01L21/8234 , H01L27/088 , H01L21/8238 , H01L27/092 , H01L21/3065
CPC classification number: H01L21/266 , H01L21/31116 , H01L21/31138 , H01L21/31144 , H01L21/823418 , H01L21/823456 , H01L27/11546 , H01L27/11573
Abstract: 【課題】半導体装置の特性を向上させる。 【解決手段】フォトレジスト膜PRをマスクとして、素子分離領域STIをエッチングすることにより、素子分離領域STIの下層部であるp型ウエルPWを露出させた後、フォトレジスト膜PRの表面の堆積物POをエッチングする。そして、このフォトレジスト膜PRをマスクとして、露出したp型ウエルPWに、不純物イオンを注入することによりソース領域MSを形成した後、フォトレジスト膜PRを除去する。これにより、フォトレジスト膜PRの表面の堆積物POに不純物イオンが打ち込まれることにより硬化層が形成されることを防止することができる。その結果、フォトレジスト膜PRの除去の際のポッピング現象を抑制することができ、ゲートGなどのパターンが破壊することを防止することができる。 【選択図】図1
Abstract translation: 要解决的问题：提高半导体器件的特性。解决方案：半导体器件制造方法包括以下步骤：通过使用光致抗蚀剂膜PR作为掩模来蚀刻元件隔离区域STI以暴露p型阱PW 元件隔离区STI的下层部分，然后蚀刻在光致抗蚀剂膜PR的表面上的沉积PO; 并通过使用光致抗蚀剂膜PR作为掩模将杂质离子注入到曝光的p型阱PW中，以形成源极区域MS并随后除去光致抗蚀剂膜PR。 这可以防止通过将杂质离子离子注入到光致抗蚀剂膜PR的表面上的沉积PO中而形成的硬化层。 结果，在去除光致抗蚀剂膜PR时可以抑制爆裂现象，并且可以防止栅极G的图案的崩溃等。
-
-
-
-
-
Search Results
6
records
(took 0.022 seconds)
